計(jì)算機(jī)各種設(shè)備管理-文庫吧
2025-02-03 07:12 本頁面
【正文】 由于無須 CPU干預(yù)，因而可使 CPU與 I/O設(shè)備并行工作。僅當(dāng)輸完一個(gè)數(shù)據(jù)時(shí)，才需 CPU花費(fèi)極短的時(shí)間去做些中斷處理。可見，這樣可使CPU和 I/O設(shè)備都處于忙碌狀態(tài)，從而提高了整個(gè)系統(tǒng)的資源利用率及吞吐量。例如，從終端輸入一個(gè)字符的時(shí)間約為 100 ms， 而將字符送入終端緩沖區(qū)的時(shí)間小于 ms。 若采用程序 I/O方式， CPU約有 ms的時(shí)間處于忙 — 等待中。 采用中斷驅(qū)動(dòng)方式后， CPU可利用這 ms的時(shí)間去做其它事情，而僅用 ms的時(shí)間來處理由控制器發(fā)來的中斷請(qǐng)求。 可見，中斷驅(qū)動(dòng)方式可以成百倍地提高 CPU的利用率。 第五章 設(shè) 備 管 理 直接存儲(chǔ)器訪問 DMA I/O控制方式 1. DMA(Direct Memory Access)控制方式的引入 該方式的特點(diǎn)是： ① 數(shù)據(jù)傳輸?shù)幕締挝皇菙?shù)據(jù)塊，即在CPU與 I/O設(shè)備之間，每次傳送至少一個(gè)數(shù)據(jù)塊； ② 所傳送的數(shù)據(jù)是從設(shè)備直接送入內(nèi)存的，或者相反； ③ 僅在傳送一個(gè)或多個(gè)數(shù)據(jù)塊的開始和結(jié)束時(shí)，才需 CPU干預(yù)，整塊數(shù)據(jù)的傳送是在控制器的控制下完成的?？梢?， DMA方式較之中斷驅(qū)動(dòng)方式，又是成百倍地減少了 CPU對(duì) I/O的干預(yù)，進(jìn)一步提高了 CPU與 I/O設(shè)備的并行操作程度。 第五章 設(shè) 備 管 理 2. DMA控制器的組成 圖 58 DMA控制器的組成 第五章 設(shè) 備 管 理 為了實(shí)現(xiàn)在主機(jī)與控制器之間成塊數(shù)據(jù)的直接交換， 必須在 DMA控制器中設(shè)置如下四類寄存器： ? (1) 命令 /狀態(tài)寄存器 CR。用于接收從 CPU發(fā)來的 I/O命令或有關(guān)控制信息， 或設(shè)備的狀態(tài)。 ? (2) 內(nèi)存地址寄存器 MAR。在輸入時(shí)，它存放把數(shù)據(jù)從設(shè)備傳送到內(nèi)存的起始目標(biāo)地址；在輸出時(shí)，它存放由內(nèi)存到設(shè)備的內(nèi)存源地址。 ? (3) 數(shù)據(jù)寄存器 DR。用于暫存從設(shè)備到內(nèi)存，或從內(nèi)存到設(shè)備的數(shù)據(jù)。 ? (4) 數(shù)據(jù)計(jì)數(shù)器 DC。 存放本次 CPU要讀或?qū)懙淖?(節(jié) )數(shù)。 第五章 設(shè) 備 管 理 3. DMA工作過程 圖 59 DMA方式的工作流程 第五章 設(shè) 備 管 理 I/O通道控制方式 1. I/O通道控制方式的引入 I/O通道方式是 DMA方式的發(fā)展，它可進(jìn)一步減少 CPU的干預(yù)，即把對(duì)一個(gè)數(shù)據(jù)塊的讀 (或?qū)?)為單位的干預(yù)，減少為對(duì)一組數(shù)據(jù)塊的讀 (或?qū)?)及有關(guān)的控制和管理為單位的干預(yù)。 同時(shí)，又可實(shí)現(xiàn) CPU、通道和 I/O設(shè)備三者的并行操作，從而更有效地提高整個(gè)系統(tǒng)的資源利用率。例如，當(dāng) CPU要完成一組相關(guān)的讀 (或?qū)?)操作及有關(guān)控制時(shí)，只需向 I/O通道發(fā)送一條 I/O指令，以給出其所要執(zhí)行的通道程序的首址和要訪問的 I/O設(shè)備，通道接到該指令后，通過執(zhí)行通道程序便可完成 CPU指定的 I/O任務(wù)。 第五章 設(shè) 備 管 理 2. 通道程序 (1) 操作碼。 (2) (2) 內(nèi)存地址。 (3) (3) 計(jì)數(shù)。 (4) (4) 通道程序結(jié)束位 P。 (5) (5) 記錄結(jié)束標(biāo)志 R。 第五章 設(shè) 備 管 理 操作 P R 計(jì)數(shù) 內(nèi)存地址WRITE 0 0 80 813WRITE 0 0 140 1034WRITE 0 1 60 5830WRITE 0 1 300 2023WRITE 0 0 250 1850WRITE 1 1 250 720第五章 設(shè) 備 管 理 緩 沖 管 理 緩沖的引入 (1) 緩和 CPU與 I/O設(shè)備間速度不匹配的矛盾。 (2) (2) 減少對(duì) CPU的中斷頻率， 放寬對(duì) CPU中斷響應(yīng)時(shí)間的限制。 (3) (3) 提高 CPU和 I/O設(shè)備之間的并行性。 第五章 設(shè) 備 管 理 圖 510 利用緩沖寄存器實(shí)現(xiàn)緩沖 第五章 設(shè) 備 管 理 單緩沖和雙緩沖 1. 單緩沖 (Single Buffer) 圖 511 單緩沖工作示意圖 第五章 設(shè) 備 管 理 2. 雙緩沖 (Double Buffer) 圖 512 雙緩沖工作示意圖 第五章 設(shè) 備 管 理 圖 513 雙機(jī)通信時(shí)緩沖區(qū)的設(shè)置 第五章 設(shè) 備 管 理 循環(huán)緩沖 1. 循環(huán)緩沖的組成 圖 514 循環(huán)緩沖 第五章 設(shè) 備 管 理 2. 循環(huán)緩沖區(qū)的使用 ? (1) Getbuf過程。(2) (2) Releasebuf過程。 第五章 設(shè) 備 管 理 3. 進(jìn)程同步 (1) Nexti指針追趕上 Nextg指針。(2) (2) Nextg指針追趕上 Nexti指針。 第五章 設(shè) 備 管 理 緩沖池 (Buffer Pool) 1. 緩沖池的組成 1. 緩沖池的組成 ? 對(duì)于既可用于輸入又可用于輸出的公用緩沖池， 其中至少應(yīng)含有以下三種類型的緩沖區(qū)： ① 空 (閑 )緩沖區(qū)； ② 裝滿輸入數(shù)據(jù)的緩沖區(qū)； ③ 裝滿輸出數(shù)據(jù)的緩沖區(qū)。 為了管理上的方便，可將相同類型的緩沖區(qū)鏈成一個(gè)隊(duì)列，于是可形成以下三個(gè)隊(duì)列： （ 1）空緩沖隊(duì)列 emq。 (2) 輸入隊(duì)列 inq。 (3) 輸出隊(duì)列 outq。 第五章 設(shè) 備 管 理 2. Getbuf過程和 Putbuf過程 Procedure Getbuf(type)? begin? Wait(RS(type))。? Wait(MS(type))。? B(number)? ∶[KG*3]=? Takebuf(type)。? Signal(MS(type))。? end? Procedure Putbuf(type, number)? begin? Wait(MS(type))。? Addbuf(type, number)。? Signal(MS(type))。? Signal(RS(type))。? end 第五章 設(shè) 備 管 理 3. 緩沖區(qū)的工作方式 圖 515 緩沖區(qū)的工作方式 第五章 設(shè) 備 管 理 設(shè) 備 分 配 設(shè)備分配中的數(shù)據(jù)結(jié)構(gòu) 1. 設(shè)備控制表 D
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