【正文】 了純粹的圖形繪制功能外, 又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì), 并通過電氣連接網(wǎng)表將兩者結(jié)合在一起,以實(shí)現(xiàn)工程設(shè)計(jì)。90年代為ESDA階段, ESDA的基本特征是設(shè)計(jì)人員按“自頂向下”的設(shè)計(jì)方法,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分, 然后采用硬件描述語言(HDL)完成系統(tǒng)行為級(jí)設(shè)計(jì), 最后通過綜合器和適配器生成最終的目標(biāo)器件。ESDA的出現(xiàn), 使設(shè)計(jì)師開始實(shí)現(xiàn)“概念驅(qū)動(dòng)工程”的夢(mèng)想, 從而擺脫了大量的輔助設(shè)計(jì)作, 把精力集中在創(chuàng)造性的方案與概念構(gòu)思上, 極大地提高了系統(tǒng)的效率, 縮短了產(chǎn)品的研制周期。 EDA技術(shù)的基本特征EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實(shí)現(xiàn)，然后采用硬件描述語言(HDL)完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。 EDA的設(shè)計(jì)方法“自頂向下”的設(shè)計(jì)方法。高層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)人手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避燃計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。 硬件描述語言VHDL VHDL的簡(jiǎn)介硬件描述語言(HDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸人500至1000個(gè)門，而利用VHDL語言只需要書寫一行A＝B＋C即可。而且 VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)(IEEE STD－1076)。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級(jí)。寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件俄語言的功能，整個(gè)自頂向下或由底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點(diǎn)：（1）VHDL的寬范圍描述能力使它成為高層進(jìn)設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。（2）VHDL可以用簡(jiǎn)潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯艄設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。（3）VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。（4）VHDL是一個(gè)標(biāo)準(zhǔn)語言，為眾多的EDA廠商支持，因此移植性好。用VHDL語言編程實(shí)現(xiàn)數(shù)字電子系統(tǒng)硬件設(shè)計(jì)容易做到技術(shù)共享。他人用VHDL語言實(shí)現(xiàn)了IP模塊和軟核(soft core)，程序包(package)和設(shè)計(jì)庫(library)很容易移植到自己的系統(tǒng)設(shè)計(jì)中。許多設(shè)計(jì)不用從頭開始，少花錢辦快事，縮短產(chǎn)品設(shè)計(jì)周期，加速產(chǎn)品更新，提高設(shè)計(jì)效益，這也是VHDL語言得到廣泛應(yīng)用的重要原因。值得指出的是：Verilog－HDL等硬件描述語言獲得較為廣泛的應(yīng)用。但最適合于用CPLD＆VHDL等器件實(shí)現(xiàn)數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言當(dāng)屬于VHDL。