【正文】
ED7S0:out STD_LOGIC_VECTOR(6 downto 0)。 支干道十位數(shù) LED7S1:out STD_LOGIC_VECTOR(6 downto 0)。 支干道個(gè)位數(shù) LED7S2:out STD_LOGIC_VECTOR(6 downto 0)。 主干道十位數(shù) LED7S3:out STD_LOGIC_VECTOR(6 downto 0) 主干道個(gè)位數(shù) )。endjiaotongdeng。architecture arc of jiaotongdeng is 結(jié)構(gòu)體 type states is(green_red,yellow_red,red_green,red_yellow)。 定義了一個(gè)新的類型signalstate:states。 signal nextstate:states:=green_red。 定義下一狀態(tài) signal data0:integer range 0 to 3。 支干道十位初始值范圍 signal data1:integer range 0 to 9。 支干道個(gè)位初始值范圍 signal data2:integer range 0 to 3。 主干道十位初始值范圍 signal data3:integer range 0 to 9。 主干道個(gè)位初始值范圍signalclock_buffer:std_logic。 signal count_time:integer range 0 to 1999999。 時(shí)鐘技術(shù)范圍signalclk:std_logic。 signal sec0:integer range 0 to 3。 支干道十位顯示值范圍 signal sec1:integer range 0 to 9。 支干道十位顯示值范圍 signal sec2:integer range 0 to 3。 主干道十位顯示值范圍 signal sec3:integer range 0 to 9。 主干道十位顯示值范圍beginfrequent:process(clk_in) 分頻程序 beginifclk_in39。event and clk_in=39。139。 then if count_time=1999999 then 2M翻轉(zhuǎn)一次count_time=0。clock_buffer=not clock_buffer。elsecount_time=count_time+1。end if。end if。clk=clock_