最新段數(shù)碼顯示譯碼器設(shè)計(jì)-文庫吧
2025-06-15 02:58 本頁面
【正文】 的7個(gè)段：g、f、e、d、c、b、a分別接0、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。 （2）設(shè)計(jì)該譯碼器，在QuartusII上對其進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形（提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)）。引腳鎖定及硬件測試。建議選實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出， 鍵8/7/6/5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。圖42 7段譯碼器仿真波形（3）將設(shè)計(jì)加入4位二進(jìn)制計(jì)數(shù)器，經(jīng)上面設(shè)計(jì)的16進(jìn)制7段譯碼器顯示。圖43計(jì)數(shù)器和譯碼器連接電路原理圖三、 實(shí)驗(yàn)HDL描述：計(jì)數(shù)器：module adder(CLK,RST,EN,LOAD,COUT,DOUT,DATA)。 input CLK,EN,RST,LOAD。 input[3:0] DATA。 output[3:0] DOUT。 output COUT。 reg[3:0] Q1。 reg COUT。 assign DOUT = Q1。 always @(posedge CLK or negedge RST) //CLK上升沿、RST下降沿觸發(fā) begin if(!RST) Q1 = 0。 //RST為低電平時(shí)，Q1為0 else if(EN
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