【正文】 ..............27 總結(jié) ............................................................................................................................................29 致謝語 ........................................................................... 30 參考文獻(xiàn) ......................................................................... 31 附錄 ............................................................................................................................................32 引言 1 引言 Synopsys 公司是一家主導(dǎo)于為集成電路設(shè)計(jì)方面供應(yīng)電子設(shè)計(jì)自動(dòng)化軟件（ EDA）工具的企業(yè)，它為環(huán)球的電子市場(chǎng)提供了技術(shù)領(lǐng)先的驗(yàn)證平臺(tái)與 IC 設(shè)計(jì)，并著力于復(fù)雜芯片上系統(tǒng)（ SOCs）的開發(fā)。 Synopsys 軟件中包含 20 多種設(shè)計(jì)及驗(yàn)證工具，如代碼設(shè)計(jì)規(guī)則檢查工具 LEDA、 RTL 級(jí)仿真工具 VCSMX、綜合工具 Design Compiler、靜態(tài)時(shí)序分析工具 Prime Time、形式驗(yàn)證工具 Formality 以及綜合工具 Synplity Pro 等。 在國內(nèi)，電子鐘行業(yè)已經(jīng)相對(duì)比較成 熟，本次設(shè)計(jì)為了降低電子鐘的成本，減少電子鐘的面積和體積，集成更多的個(gè)性化功能， 要求基于硬件描述語言 VHDL或 Verilog HDL為基礎(chǔ)的 EDA設(shè)計(jì)方法，設(shè)計(jì)新型的電子鐘。本設(shè)計(jì)涉及了 EDA 設(shè)計(jì)的完整流程，可以很方便地通過修改增刪，應(yīng)用于各種相關(guān)系統(tǒng)中。 第一章： synopsys 2 第一章 : Synopsys 簡(jiǎn)介 Synopsys 的簡(jiǎn)單工作原理 Desgin Compiler（ DC）工具是 Synopsys 公司的旗艦產(chǎn)品，是 Synopsys 的邏輯綜合優(yōu)化工 具，它根據(jù)設(shè)計(jì)描述和約束條件并針對(duì)特定的工藝庫，自動(dòng)綜合出一個(gè)優(yōu)化的門級(jí)別電路。它提供約束驅(qū)動(dòng)時(shí)序最優(yōu)化，從速度、面積和功耗等方面來優(yōu)化電路設(shè)計(jì)，支持平直或?qū)哟位O(shè)計(jì)；最終得出多種于性能上的報(bào)告，從而在提高設(shè)計(jì)性能的同時(shí)也減少了設(shè)計(jì)的時(shí)間。 Synopsys 的應(yīng)用 基于 Synopsys 的芯片設(shè)計(jì)流程可以分為前端流程和后端流程，前端流程主要是系統(tǒng)設(shè)計(jì)、邏輯綜合并向 foundry 提交網(wǎng)表，后端流程主要是進(jìn)行版圖設(shè)計(jì)。基于 Synopsys的前端設(shè)計(jì)流程主要分為以下幾個(gè)步驟： 1 編寫 RTL HDL 程 序代碼； 2 用 LEDA 工具對(duì)程序進(jìn)行語法驗(yàn)證； 3 用 VCS— MX TestBench 工具進(jìn)行功能仿真 。 4 用 DC工具對(duì)設(shè)計(jì)進(jìn)行綜合優(yōu)化，得到 SDF 門級(jí)網(wǎng)表文件。 第二章： Design Compiler和 Modelsim簡(jiǎn)介 3 第二章： Design Compiler 和 Modelsim 簡(jiǎn)介 Design Compiler 介紹 Design Compiler 能夠?qū)r(shí)序電路或者層次化的組合電路來優(yōu)化其可布性、面積和速度。要按照既定的電路測(cè)量特征來實(shí)現(xiàn)目標(biāo)，就要將 Design Compiler 綜合至一個(gè)電路中，同時(shí)將其放入目標(biāo)庫中，如此生成的原理 圖或者網(wǎng)表才是適用于我們計(jì)算機(jī)輔助攻擊工程 (CAE)工具的?？傮w上來說， design piler 作為一種綜合性的工具，在VHDL 或 verilog 產(chǎn)生相對(duì)的 RTL 級(jí)文件后，對(duì)設(shè)計(jì)設(shè)置約束條件，如時(shí)序、面積等，產(chǎn)生出對(duì)應(yīng)的設(shè)計(jì)網(wǎng)表，供應(yīng)于后端布局布線的使用。 邏輯綜合方面就是將我們的 HDL語言描述的電路通過轉(zhuǎn)換，最終以工藝庫器件來構(gòu)成網(wǎng)絡(luò)表格的過程。 synopsys 公司的綜合工具 Design Compiler 是現(xiàn)下比較流行的目前綜合工具，在實(shí)踐和設(shè)計(jì)的過程中，我們將使用這一工具。 Design piler 的工作模式分為兩種，分別是 tcl 模式以及圖形模式。如果設(shè)計(jì)中多直觀性有更多的需求，那圖形界面 design vision 將是我們的選擇。但 TCL 命令行模式對(duì)于新手來說則需要再不斷的設(shè)計(jì)過程中摸索，才能逐漸熟悉而達(dá)到靈活運(yùn)用操作。 Tcl 模式下的工具在啟動(dòng)之前，我們需要做好四項(xiàng)準(zhǔn)備工作：工具的啟動(dòng)文件、設(shè)計(jì)的 HDL源文件、設(shè)計(jì)的約束條件、采用的工藝庫文件。在圖形界面模式下至少需要所設(shè)計(jì)的 HDL 源文件和所采用的工藝庫文件。 使用 Design piler 首先要啟動(dòng)文件，啟動(dòng)文件用來指定綜合工具所需要的一些初始化信息。 DC 名為“ .”的是一個(gè)啟動(dòng)文件，在我們啟動(dòng)它時(shí)， DC將會(huì)按照如下順序進(jìn)行搜索，同時(shí)安裝到相對(duì)應(yīng)目錄下的啟動(dòng)文件。設(shè)計(jì)的讀入有兩種方法： analyze 加 elaborate 和 read。 analyze 命令主要是為了對(duì) RTL 代碼進(jìn)行分析和翻譯，同時(shí)將過程的中間結(jié)果量存入到預(yù)先指定的庫位置中，而下一步工藝映射的準(zhǔn)備則少不了以 Elaborate 命令來設(shè)計(jì)并且建立好一個(gè)結(jié)構(gòu)級(jí)的且與工藝無關(guān)的描述。 Read命令下，則可將 elaborate 和 analyze 的工作完成，與此同時(shí)，我 們還能用 read 命令對(duì) EDIF 進(jìn)行格式設(shè)計(jì)、對(duì) db 進(jìn)行讀取。不過，矛盾的存在總有其兩面性， read 命令的缺陷在于對(duì) VHDL 的構(gòu)造體選擇功能和參數(shù)修改上不能提供支持。 在進(jìn)行下一步的工作之前，需要將連接中定義的模塊建立與設(shè)計(jì)中調(diào)用的子模塊建立起對(duì)應(yīng)的關(guān)系，這種過程稱為鏈接。該過程的完成可以采用 link 命令，也能用piler 命令在綜合時(shí)以隱藏的方式來進(jìn)行。而實(shí)例唯一化的引出即是當(dāng)設(shè)計(jì)過程中的某個(gè)子模塊被多次調(diào)用而來的。實(shí)例唯一化即是對(duì)同一個(gè)子模塊中的幾個(gè)實(shí)例，進(jìn)而生成幾個(gè)不同的子設(shè)計(jì)的過程。這樣的做法在 于，要進(jìn)行實(shí)例唯一化，是因?yàn)槎喾N電路形式來實(shí)現(xiàn)相同模塊的不同實(shí)例可以在 DC綜合的過程中使用，這就使得在 uniquify 命令能夠完成實(shí)例唯一化的前提下，所看到 DC 中工作的這些實(shí)例是一些不相同的設(shè)計(jì)。設(shè)計(jì)環(huán)境包括電源電壓參數(shù)、電路工作時(shí)的溫度，還有線上負(fù)載、輸入驅(qū)動(dòng)、輸出負(fù)載等情況。一般的工藝庫，工作環(huán)境的影響因素或者影響的參數(shù)主要有電源電壓、溫度、工藝偏差、互連模型，采用 report_lib 命令可以列出工藝庫中的各項(xiàng)參數(shù)。設(shè)計(jì)內(nèi)部互連線的寄生參數(shù)則是通過連線負(fù)載來估算的，從而對(duì)連線產(chǎn)生的時(shí)間延遲做估計(jì)，從而讓 綜合的結(jié)果盡可能的接近實(shí)際值。而 DC 中關(guān)于連線負(fù)載的設(shè)定上包括了兩個(gè)方面：第二章： Design Compiler和 Modelsim簡(jiǎn)介 4 連線負(fù)載模式和連線負(fù)載的大小。為了是電路延時(shí)的計(jì)算更加的精確，那么 DC 需要知道的是所設(shè)計(jì)的輸出端驅(qū)動(dòng)的負(fù)載大小，我們可以通過鍵入命令 set_load 來設(shè)置輸出端負(fù)載。設(shè)計(jì)約束明確了設(shè)計(jì)的目標(biāo)，設(shè)計(jì)目標(biāo)主要包含了面積目標(biāo)和時(shí)延目標(biāo)兩個(gè)部分，對(duì)應(yīng)的，則是設(shè)計(jì)約束的組成也是靠面積約束和時(shí)延約束兩個(gè)部分。 用戶的約束文件（ UCF）為我們提供的是一個(gè)不必回到設(shè)計(jì)輸入工具即能進(jìn)行約束的邏輯設(shè)計(jì)的構(gòu)造方法。這里我們可以采用平面圖編輯器和約束圖編輯器 的圖形化界面對(duì)時(shí)序和管教約束 [2]。最后就是設(shè)計(jì)的綜合與結(jié)果報(bào)告。 圖 21基于 Design Compiler的設(shè)計(jì)流程圖 Modelsim 介紹 ModelSim 是 Mentor 公司在 IC 界 仿真 軟件 中最為讓人接受的 HDL 語言 仿真軟件 ，是RTL 結(jié)構(gòu)設(shè)計(jì) 設(shè)置工具參數(shù) 選定工藝庫文件 讀入設(shè)計(jì) 設(shè)置工作環(huán)境 更改設(shè)計(jì)層次 深度優(yōu)化 設(shè)置約束 初步綜合 時(shí)序分析 滿足約束？ 輸出網(wǎng)表和報(bào)告 時(shí)序分析 滿足約束？ 輸出網(wǎng)表和報(bào)告 N Y Y N Y N 滿足約束？ 第二章： Design Compiler和 Modelsim簡(jiǎn)介 5 現(xiàn)今業(yè)界最流行的 FPGA 仿真器之一。 它所提供的仿真環(huán)境相當(dāng)不錯(cuò)，在行業(yè)中是 單內(nèi)核 支持 Verilog 和 VHDL 混合仿真 仿真器 的唯一。 Modelsim 擁有單一內(nèi)核支持多種語言的能力， VHDL、 Verilog、 System Verilog、 System C 等，而且支持這些語言的混合仿真。它采用的編譯技術(shù)的風(fēng)格是直接進(jìn)行優(yōu)化，以此同時(shí)還采用了單一內(nèi)核仿真技術(shù)以及 Tcl/Tk 技術(shù)，編譯仿真的速度都是非?？斓?，編譯的代碼和平臺(tái)沒有相關(guān)性，這也是為了對(duì) IP 核起到一個(gè)保護(hù)的作用，而圖形界面和 用戶接口 的個(gè)性化設(shè)計(jì)，則為用戶提供了一個(gè)加快調(diào)錯(cuò)的有效手段，它在仿真中 ，是我們?cè)谶M(jìn)行 FPGA/ASIC 設(shè)計(jì) 的首要選擇的軟件 [1]。 出發(fā)點(diǎn)則是為了在軟件的環(huán)境下，對(duì)電路的行為是否和設(shè)想的一致做驗(yàn)證。仿真又可分為兩種，分別是時(shí)序仿真和功能仿真 。時(shí)序仿真，就是我們所說的后仿真，體現(xiàn)在電路對(duì)特定的工藝環(huán)境的映射下，在對(duì)電路的路徑延遲和門延遲做出了考慮并且對(duì)電路行為的影響后，從而對(duì)電路的行為是否能在一定條件下來滿足設(shè)計(jì)構(gòu)想的比較過程。 功能仿真，即在 RTL 層進(jìn)行的仿真，它的特點(diǎn) 不是考慮所構(gòu)成電路的邏輯和門的時(shí)間延遲，而是對(duì)電路在設(shè)計(jì)構(gòu)想和理想環(huán)境下是否一致的考慮。 成功的設(shè)計(jì)出一個(gè)正常的電路使我們進(jìn)行功能仿真的最終目的，它不是一個(gè)單一的過程，而是在綜合、時(shí)序仿真等過程之后所形成了一個(gè)反饋工作的過程，只有這個(gè)過程收斂，其它環(huán)節(jié)的進(jìn)行才是有價(jià)值的。只是進(jìn)行功能仿真，那通過也是沒有意義的，例如在時(shí)序分析的時(shí)候檢查到時(shí)序不滿足而需要對(duì)代碼進(jìn)行修改的時(shí)，那功能就一定要重新進(jìn)行。除此之外，代碼排錯(cuò)也是一個(gè)功能，而功能仿真也是代碼排錯(cuò)的非常重要的方式之一 [2]。 modelsim 的高級(jí)功能： Code Coverage ，即代碼覆蓋率。用于驗(yàn)證激勵(lì)的完整性，是代碼質(zhì)量檢測(cè)一個(gè)重要的手段。在測(cè)試激勵(lì)的代碼覆蓋率中，最低覆蓋率要達(dá)到 95%以上，才能大致的確定代碼在邏輯上是可以通過質(zhì)量控制的，而后即可進(jìn)入綜合步驟。代碼覆蓋率 作為保證高質(zhì)量代碼的必要條件，其意義可想而知，但它卻不是充分條件。但是，即使分支覆蓋以及代碼行的覆蓋都能夠超過 95％甚至 100%，代碼的驗(yàn)證也不能說是達(dá)到了 100％，除了所有的分支覆蓋都可以進(jìn)行組合遍歷。在大的設(shè)計(jì)中，倘若想以一個(gè)激勵(lì)就將一個(gè)模塊或設(shè)計(jì)做出完整驗(yàn)證是 不符合實(shí)際的。首先這從邏輯功能上就非常難做到，其次是如果在一個(gè)激勵(lì)中各種情況都包括了，那么其仿真過程的速度會(huì)因?yàn)殡娔X內(nèi)存的消耗而成線性下滑，使得效率十分低。因?yàn)檎碚f一個(gè)激勵(lì)只能驗(yàn)證電路的某個(gè)功能，所以整個(gè)電路的功能驗(yàn)證是由許多的激勵(lì)共同來完成的。在這樣的驗(yàn)證方法下，代碼覆蓋率就顯得尤為重要了，因?yàn)槲覀兛梢酝ㄟ^代碼覆蓋率來控制激勵(lì)對(duì)功能的覆蓋程度。 Modelsim 的 Code coverage 除了能對(duì)各個(gè)激勵(lì)對(duì)代碼的“行覆蓋”和“分支覆蓋”進(jìn)行記錄，還能對(duì)每一激勵(lì)的覆蓋記錄做出合并，使覆蓋率處于一個(gè)全面監(jiān)測(cè)下的狀態(tài)。 Debussy：仿真輔助調(diào)試工具。由仿真波形圖我們可以看出代碼哪里出錯(cuò)，但是Modelsim 中的波形窗口在大的仿真中有諸多缺陷。一是顯示出來的都是仿真前設(shè)置好的波形信號(hào)，如果要查看其它的就添加需要的信號(hào)并且重新開始仿真。二是波形的圖形顯示是簡(jiǎn)單的，它和所用到代碼沒有特別直接的相關(guān)性，不能依據(jù)波形來直接對(duì)代碼做出調(diào)試。三是假設(shè)所要觀察的信號(hào)非常的多，由于是實(shí)時(shí)全信號(hào)顯示，那么仿真時(shí)間如果太長，仿真的速度就會(huì)明顯的下降，屏幕刷新的速度也將越來越慢。當(dāng)然，這些缺點(diǎn)不僅 Modelsim 軟件有 ，其他優(yōu)秀的仿真工具也會(huì)存在這樣的問題，從而可以知道這是歷史以來就存在的問題，所以現(xiàn)今有人則提出，“先轉(zhuǎn)儲(chǔ)而后觀察調(diào)試”方法，這需要處于 Verilog 語言環(huán)境下，而用 dump XXX 作為開頭的系統(tǒng)函數(shù)就是我們用于做波形轉(zhuǎn)儲(chǔ)的。從根本上來說，就是將波形先儲(chǔ)存在文件中，當(dāng)仿真結(jié)束之后，再將其調(diào)出來顯示觀察以及調(diào)試。不過這個(gè)不足以為其因?yàn)檫@種觀察功能是很多的 EDA 工具都有的。但是第二章： Design Compiler和 Modelsim簡(jiǎn)介 6 Debussy 不但能夠顯示波形，而且能夠智能的將引起變化的 RTL 代碼聯(lián)系起來，使得代碼排錯(cuò)率有了大幅度的提高。一個(gè)大型項(xiàng)目中對(duì)于 Debussy 的引進(jìn)，至少提高了 3倍的調(diào)試效率。 圖 22基于 Modelsim的設(shè)計(jì)流程圖