【正文】 Hz。音樂播放模塊需要完成以下設計：①預置樂曲，本次設計選取了《梁?！返囊欢巫黝A置，在作預置時，需要將樂曲音符轉換成相應的代碼，通過計算逐一將音符轉換成代碼，通過 EDA 開發(fā)平臺 quartus Ⅱ進行樂曲定制；②為了提供樂曲發(fā)音所需要的發(fā)音頻率，編寫數(shù)控分頻器程序，對單一輸入高頻，進行預置數(shù)分頻，生成每個音符發(fā)音的相應頻率；③為了給分頻提供預置數(shù)，需要計算分頻預置數(shù)；對每部分結構單元逐一進行編譯，生成相應的元器件符號，并對獨立結構單元功能進行仿真。音調的控制頻率的高低決定了音調的高低。綜合考慮各因素，本次設計中選取 12MHZ 作為 CLK 的分頻計數(shù)器的輸入分頻信號。由于樂曲都是由一連串的音符組成，因此按照樂曲的樂譜依次輸出這些音符相對應的頻率，就可以在蜂鳴器上連續(xù)地發(fā)出各個音符的音調。表 1　簡譜中的音名與頻率的關系音名 頻率/Hz 音名 頻率/Hz 音名 頻率/Hz低音 1 中音 1 高音 1 低音 2 中音 2 高音 2 低音 3 中音 3 高音 3 低音 4 中音 4 高音 4 低音 5 392 中音 5 784 高音 5 1568低音 6 440 中音 6 880 高音 6 1760低音 7 中音 7 高音 7 音長的控制這次設計中所演奏的樂曲的最短的音符為四分音符，如果將全音符的持續(xù)時間設為1s 的話，那么一拍所應該持續(xù)的時間為 秒，則只需要再提供一個 4Hz 的時鐘頻率即可產(chǎn)生四分音符的時長。系統(tǒng)工作時就按 4Hz 的頻率依次讀取簡譜，當系統(tǒng)讀到某個音符的簡譜時就對應發(fā)這個音符的音調，持續(xù)時間為 拍音長，只要將該音符連續(xù)書寫三遍，系統(tǒng)讀樂曲文件的時候就會連續(xù)讀到三次，也就會發(fā)三個 秒的音長，這時我們聽上去就會持續(xù)了三拍的時間，這樣就可以控制音樂的6音長了程序：音樂播放器頂層模塊library ieee。use 。entity songer isport(clk50mhz,c:in std_logic。 led7s:buffer std_logic_vector(6 downto 0)。led_selout:out std_logic_vector(7 downto 0)。 spkout:out std_logic)。end。architecture one of songer isponent notetabsport(clk:in std_logic。 f1s,f8,f12,fs:out std_logic)。end ponent。ponent notetabsport(clk:in std_logic。 toneindex:out std_logic_vector(3 downto 0))。end ponent。ponent toabaport(index:in std_logic_vector(3 downto 0)。 tone:out std_logic_vector(10 downto 0))。end ponent。ponent speakeraport(clk:in std_logic。 tone:in std_logic_vector(10 downto 0)。 spks:out std_logic)。end ponent。ponent daojishi port(clk1,clk2,c:in std_logic。led7s:buffer std_logic_vector(6 downto 0)。led_selout:out std_logic_vector(7 downto 0))。end ponent。signal tone:std_logic_vector(10 downto 0)。signal toneindex:std_logic_vector(3 downto 0)。signal ff1,ff8,ff12,ffs:std_logic_vector。beginu1:fp port map(clk=clk50mhz,f1s=ff1,f8=ff8,f12=ff12,fs=ffs)。u2:notetabs port map(clk=ff8,toneindex=toneindex)。7u3:toaba port map(index=toneindex,tone=tone)。u4:speakera port map(clk=ff12,tone=tone,spks=spkout)。u5:daojishi port map(clk1=ff1,clk2=ffs,c=c,led7s=led7s,led_selout=led_selout)。end。 分頻模塊library ieee。use 。use 。entity fp isport(clk:in std_logic。 f1s,f8,f12,fs:out std_logic)。 end。architecture bhv of fp is signal a,c,f:std_logic。 signal a2,c2,f2:std_logic。beginprocess(clk)variable t24:std_logic_vector(25 downto 0)。variable t8:std_logic_vector(7 downto 0)。beginif clk39。event and clk=39。139。 then if t2401011111010111100001000000 then t24:=t24+1。 f1s=39。039。elsift2410111110101111000010000000 thent24:=t24+1。f1s=39。139。elset24:=00000000000000000000000000。end if。if t81100100 then t8:=t8+1。 fs=39。039。elsift811001000 thent8:=t8+1。fs=39。139。elset8:=00000000。end if。end if。8end process。