【正文】 在讀操作之后，時間上是隨機進行的；刷新以最大間隔時間為周期定時重復進行。 ?動作單位不一樣。再生以存儲單元為單位，每次僅重寫剛被讀出的一個字的所有位；刷新以行為單位，每次重寫整個存儲器所有芯片內(nèi)部存儲矩陣的同一行。 ?芯片內(nèi)部I/O操作不一樣。讀出再生時芯片數(shù)據(jù)引腳上有讀出數(shù)據(jù)輸出；刷新時由于CAS信號無效，芯片數(shù)據(jù)引腳上無讀出數(shù)據(jù)輸出（唯RAS有效刷新，內(nèi)部讀）。鑒于上述區(qū)別，為避免兩種操作混淆，分別叫做再生和刷新。 CPU訪存周期與存取周期的區(qū)別： CPU訪存周期是從CPU一邊看到的存儲器工作周期，他不一定是真正的存儲器工作周期；存取周期是存儲器速度指標之一，它反映了存儲器真正的工作周期時間。 分散刷新是在讀寫周期之后插入一個刷新周期，而不是在讀寫周期內(nèi)插入一個刷新周期，但此時讀寫周期和刷新周期合起來構成CPU訪存周期。 刷新定時方式有3種而不是2種，一定不要忘了最重要、性能最好的異步刷新方式。 10. 半導體存儲器芯片的譯碼驅(qū)動方式有幾種？ 解：半導體存儲器芯片的譯碼驅(qū)動方式有兩種：線選法和重合法。 線選法：地址譯碼信號只選中同一個字的所有位，結構簡單，費器材； 重合法：地址分行、列兩部分譯碼，行、列譯碼線的交叉點即為所選單元。這種方法通過行、列譯碼信號的重合來選址，也稱矩陣譯碼?？纱蟠蠊?jié)省器材用量，是最常用的譯碼驅(qū)動方式。 11. 畫出用10244位的存儲芯片組成一個容量為64K8位的存儲器邏輯框圖。要求將64K分成4個頁面，每個頁面分16組，指出共需多少片存儲芯片。 解：設采用SRAM芯片， 總片數(shù) = 64K8位 / 10244位 = 642 = 128片 題意分析：本題設計的存儲器結構上分為總體、頁面、組三級，因此畫圖時也應分三級畫。首先應確定各級的容量： 頁面容量 = 總?cè)萘?/ 頁面數(shù) = 64K8位 / 4 = 16K8位； 組容量 = 頁面容量 / 組數(shù) = 16K8位 / 16 = 1K8位； 組內(nèi)片數(shù) = 組容量 / 片容量 = 1K8位 / 1K4位 = 2片；地址分配： 頁面邏輯框圖：（字擴展） 存儲器邏輯框圖：（字擴展）討論： 頁選地址取A1A10，頁內(nèi)片選取A15~A12；180。 （頁內(nèi)組地址不連貫？ ） 不分級畫；問題：180。不合題意；芯片太多難畫；無頁譯碼，6：64譯碼選組。180。 頁選直接聯(lián)到芯片；問題：SRAM一般只一個片選端；譯碼輸出負載能力需考慮。 附加門電路組合2級譯碼信號；180。 （應利用譯碼器使能端輸入高一級的譯碼選通信號） 不設組選，頁選同時選8組（16組），并行存?。?80。 組譯碼無頁選輸入；180。 180。 2片芯片合為一體畫； 文字敘述代替畫圖；180。 地址線、數(shù)據(jù)線不標信號名及信號序號。180。 12. 設有一個64K8位的RAM芯片，試問該芯片共有多少個基本單元電路（簡稱存儲基元）？欲設計一種具有上述同樣多存儲基元的芯片，要求對芯片字長的選擇應滿足地址線和數(shù)據(jù)線的總和為最小，試確定這種芯片的地址線和數(shù)據(jù)線，并說明有幾種解答。 解：存儲基元總數(shù) = 64K8位 = 512K位 = 219位； 思路：如要滿足地址線和數(shù)據(jù)線總和最小，應盡量把存儲元安排在字向，因為地址位數(shù)和字數(shù)成2的冪的關系，可較好地壓縮線數(shù)。 設地址線根數(shù)為a，數(shù)據(jù)線根數(shù)為b，則片容量為：2ab = 219；b = 219a；若a = 19，b = 1，總和 = 19+1 = 20； a = 18，b = 2，總和 = 18+2 = 20； a = 17，b = 4，總和 = 17+4 = 21； a = 16，b = 8，總和 = 16+8 = 24； …… …… 由上可看出：片字數(shù)越少，片字長越長，引腳數(shù)越多。片字數(shù)、片位數(shù)均按2的冪變化。 結論：如果滿足地址線和數(shù)據(jù)線的總和為最小，這種芯片的引腳分配方案有兩種：地址線 = 19根，數(shù)據(jù)線 = 1根；或地址線 = 18根，數(shù)據(jù)線 = 2根。 采用字、位擴展技術設計；180。 13. 某8位微型機地址碼為18位，若使用4K4位的RAM芯片組成模塊板結構的存儲器，試問： （1）該機所允許的最大主存空間是多少？ （2）若每個模塊板為32K8位，共需幾個模塊板？ （3）每個模塊板內(nèi)共有幾片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何選擇各模塊板？ 解： （1）218 = 256K，則該機所允許的最大主存空間是256K8位（或256KB）； （2）模塊板總數(shù) = 256K8 / 32K8 = 8塊； （3）板內(nèi)片數(shù) = 32K8位 / 4K4位 = 82 = 16片； （4）總片數(shù) = 16片8 = 128片； （5）CPU通過最高3位地址譯碼選板，次高3位地址譯碼選片。地址格式分配如下：討論： 不對板譯碼、片譯碼分配具體地址位；180。 180。 板內(nèi)片選設4位地址； 不設板選，8個板同時工作，總線分時傳送；180。 8位芯片；180。 8板通過3：8譯碼器組成256K180。 14. 設CPU共有16根地址線，8根數(shù)據(jù)線，并用MREQ（低電平有效）作訪存控制信號，R/W作讀寫命令信號（高電平為讀，低電平為寫）。現(xiàn)有下列存儲芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位），及74138譯碼器和其他門電路（門電路自定）。試從上述規(guī)格中選用合適芯片，畫出CPU和存儲芯片的連接圖。要求： （1）最小4K地址為系統(tǒng)程序區(qū)，4096~16383地址范圍為用戶程序區(qū)； （2）指出選用的存儲芯片類型及數(shù)量； （3）詳細畫出片選邏輯。 解： （1）地址空間分配圖： （2）選片：ROM：4K4位：2片； RAM：4K8位：3片； （3）CPU和存儲器連接邏輯圖及片選邏輯：討論： 1）選片：當采用字擴展和位擴展所用芯片一樣多時，選位擴展。 理由：字擴展需設計片選譯碼，較麻煩，而位擴展只需將數(shù)據(jù)線按位引出即可。 本題如選用2K8 ROM，片選要采用二級譯碼，實現(xiàn)較麻煩。 當需要RAM、ROM等多種芯片混用時，應盡量選容量等外特性較為一致的芯片，以便于簡化連線。 2）應盡可能的避免使用二級譯碼，以使設計簡練。但要注意在需要二級譯碼時如果不使用，會使選片產(chǎn)生二義性。 3）片選譯碼器的各輸出所選的存儲區(qū)域是一樣大的，因此所選芯片的字容量應一致，如不一致時就要考慮二級譯碼。另外如把片選譯碼輸出“或”起來使用也是不合理的。 4）其它常見錯誤： 138的C輸入端接地；（相當于把138當24譯碼器用，不合理）180。180。 EPROM的PD端接地；（PD為功率下降控制端，當輸入為高時，進入功率下降狀態(tài)。因此PD端的合理接法是與片選端CS并聯(lián)。）180。 ROM連讀/寫控制線WE；（ROM無讀/寫控制端） 15. CPU假設同上題，現(xiàn)有8片8K8位的RAM芯片與CPU相連，試回答： （1）用74138譯碼器畫出CPU與存儲芯片的連接圖； （2）寫出每片RAM的地址范圍； （3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后，以A000H為起始地址的存儲芯片都有與其相同的數(shù)據(jù)，分析故障原因。 （4）根據(jù)（1）的連接圖，若出現(xiàn)地址線A13與CPU斷線，并搭接到高電平上，將出現(xiàn)什么后果？ 解： （1）CPU與存儲器芯片連接邏輯圖： （2）地址空間分配圖： （3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后，以A000H為起始地址的存儲芯片(第5片)都有與其相同的數(shù)據(jù)，則根本的故障原因為：該存儲芯片的片選輸入端很可能總是處于低電平?？赡艿那闆r有：1）該片的CS端與WE端錯連或短路；2）該片的CS端與CPU的MREQ端錯連或短路；3）該片的CS端與地線錯連或短路； 在此，假設芯片與譯碼器本身都是好的。 （4）如果地址線A13與CPU斷線，并搭接到高電平上，將會出現(xiàn)A13恒為“1”的情況。此時存儲器只能尋址A13=1的地址空間(奇數(shù)片)，A13=0的另一半地址空間（偶數(shù)片）將永遠訪問不到。若對A13=0的地址空間（偶數(shù)片）進行訪問，只能錯誤地訪問到A13=1的對應空間(奇數(shù)片)中去。 17. 某機字長16位，常規(guī)的存儲空間為64K字，若想不改用其他高速的存儲芯片，而使訪存速度提高到8倍，可采取什么措施？畫圖說明。 解：若想不改用高速存儲芯片，而使訪存速度提高到8倍，可采取多體交叉存取技術，圖示如下：8體交叉訪問時序： 18. 什么是“程序訪問的局部性”？存儲系統(tǒng)中哪一級采用了程序訪問的局部性原理？ 解：程序運行的局部性原理指：在一小段時間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問；在空間上，這些被訪問的程序和數(shù)據(jù)往往集中在一小片存儲區(qū)；在訪問順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大 (大約 5:1 )。存儲系統(tǒng)中Cache—主存層次采用了程序訪問的局部性原理。20. Cache做在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開又有什么好處？ 答：Cache做在CPU芯片內(nèi)主要有下面幾個好處： 1）可提高外部總線的利用率。因為Cache在CPU芯片內(nèi)，CPU訪問Cache時不必占用外部總線； 2）Cache不占用外部總線就意味著外部總線可更多地支持I/O設備與主存的信息傳輸，增強了系統(tǒng)的整體效率； 3）可提高存取速度。因為Cache與CPU之間的數(shù)據(jù)通路大大縮短,故存取速度得以提高； 將指令Cache和數(shù)據(jù)Cache分開有如下好處： 1）可支持超前控制和流水線控制，有利于這類控制方式下指令預取操作的完成； 2）指令Cache可用ROM實現(xiàn)，以提高指令存取的可靠性； 3）數(shù)據(jù)Cache對不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例32位），也可支持浮點數(shù)據(jù)（如64位）。 補充討論： Cache結構改進的第三個措施是分級實現(xiàn)，如二級緩存結構，即在片內(nèi)Cache（L1）和主存之間再設一個片外Cache（L2），片外緩存既可以彌補片內(nèi)緩存容量不夠大的缺點，又可在主存與片內(nèi)緩存間起到平滑速度差的作用，加速片內(nèi)緩存的調(diào)入調(diào)出速度（主存—L2—L1）。 21. 設某機主存容量為4MB，Cache容量為16KB，每字塊有8個字，每字32位，設計一個四路組相聯(lián)映象（即Cache每組內(nèi)共有4個字塊）的Cache組織，要求：（1）畫出主存地址字段中各段的位數(shù)；（2）設Cache的初態(tài)為空，CPU依次從主存第0、2……99號單元讀出100個字（主存一次讀出一個字），并重復按此次序讀8次，問命中率是多少？（3）若Cache的速度是主存的6倍，試問有Cache和無Cache相比，速度提高多少倍？ 答：（1）由于容量是按字節(jié)表示的，則主存地址字段格式劃分如下： 8 7 2 3 2 （2）由于題意中給出的字地址是連續(xù)的，故（1）中地址格式的最低2位不參加字的讀出操作。當主存讀0號字單元時，將主存0號字塊（0~7）調(diào)入Cache（0組x號塊），主存讀8號字單元時，將1號塊（8~15）調(diào)入Cache（1組x號塊）…… 主存讀96號單元時，將12號塊（96~103）調(diào)入Cache（12組x號塊）。187。 共需調(diào)100/8 13次，就把主存中的100個數(shù)調(diào)入Cache。除讀第1遍時CPU需訪問主存13次外，以后重復讀時不需再訪問主存。則在800個讀操作中： 訪Cache次數(shù)=（10013）+700=787次187。 187。 Cache命中率=787/800 98%（3）設無Cache時訪主存需時800T（T為主存周期），加入Cache后需時： （+13）T187。T/6+13T180。787187。 187。則：800T/ 有Cache和無Cache相比。 23. 畫出RZ、NRZ、NRZPE、FM寫入數(shù)字串1011001的寫入電流波形圖。 解： 24. 以寫入1001 0110為例，比較調(diào)頻制和改進調(diào)頻制的寫電流波形圖。 解：寫電流波形圖如下： 比較： 1）FM和MFM寫電流在位周期中心處的變化規(guī)則相同； 2）MFM制除連續(xù)一串“0”時兩個0周期交界處電流仍變化外，基本取消了位周期起始處的電流變化； 3）FM制記錄一位二進制代碼最多兩次磁翻轉(zhuǎn)，MFM制記錄一位二進制代碼最多一次磁翻轉(zhuǎn)，因此MFM制的記錄密度可提高一倍。上圖中示出了在MFM制時位周期時間縮短一倍的情況。由圖可知，當MFM制記錄密度提高一倍時，其寫電流頻率與FM制的寫電流頻率相當； 4）由于MFM制并不是每個位周期都有電流變化，故自同步脈沖的分離需依據(jù)相鄰兩個位周期的讀出信息產(chǎn)生，自同步技術比FM制復雜得多。 25. 畫出調(diào)相制記錄01100010的驅(qū)動電流、記錄磁通、感應電勢、同步脈沖及讀出代碼等幾種波形。 解：注意： 1）畫波形圖時應嚴格對準各種信號的時間關系。 2）讀出感應信號不是方波而是與磁翻轉(zhuǎn)邊沿對應的尖脈