《電子技術(shù)基礎(chǔ)》數(shù)字部分第五版課后答案-文庫吧
2025-05-22 18:10 本頁面
【正文】 += ABB+= BA=AB+(9)+ ABCD+ABDBCD+ABCBDBC+解：+ ABCD+ABDBCD+ABCBDBC) +(+ += )ABCDABDB(CD)+++= BAADD(C)+++=DACBA()++=DCBA(++= ABCBD 畫出實(shí)現(xiàn)下列邏輯表達(dá)式的邏輯電路圖，限使用非門和二輸入與非門(1)ABAC+L=(2)+DACL)= ()+D(3)CBA)(+L = ( 已知函數(shù) L（A，B，C，D ）的卡諾圖如圖所示，試寫出函數(shù)L 的最簡與或表達(dá)式解)：,+,LADB,(CBCDD+BCDABD+ = 用卡諾圖化簡下列個(gè)式（+1）+ ABCD+ABCD+ADABCB+解：+ ABCD+ABCD+ADABCB+ +) (+ )= ABCD)(ABABC(ACACBDBC) )( (+ + + = ABCDABCDABCDABCDABCDABCDABCDd(0,2,4,6,9,13)(1,3,5,7,11,15)（+)6）m,LABCD,(=∑∑解：DAL+=d(0,13,14,15)(1（)7+）m,2,3,9,10,11)LABCD,(=∑∑解:+ ADAC+LAB= 已知邏輯函+數(shù)ABBC+LCA=，試用真值表,卡諾圖和邏輯圖（限用非門和與非門）表示解:1由邏輯函數(shù)寫出真值表ABCL000000110101011110011011110111102由真值表畫出卡諾圖3由卡諾圖,得邏輯表達(dá)+式ABBC+ACL=用摩根定理將與或化為與非表達(dá)式? ? = + ABBC+ACLABCAC= 4由已知函數(shù)的與非與非表達(dá)式畫出邏輯圖第三章習(xí)題 MOS 邏輯門電路 根據(jù)表題 所列的三種邏輯門電路的技術(shù)參數(shù)，試選擇一 種最合適工作在高噪聲 環(huán)境下的門電路。表題 邏輯門電路的技術(shù)參數(shù)表VVOH (min) /VOL(max) /VVVIH (min) /VVIL (max) /邏輯門 A2邏輯門 B邏輯門 C解：根據(jù)表題 所示邏輯門的參數(shù)，以及式（）和式（），計(jì)算出邏輯門 A 的 高電平和低電平噪聲容限分別為：V NHA = VOH (min) —VIH (min) =—2V=V NLA(max) = VIL (max) —VOL (max) =—=同理分別求出邏輯門 B 和 C 的噪聲容限分別為:V NHB =1VV NLB =V NHC =1VV NLC =電路的噪聲容限愈大,其抗干擾能力愈強(qiáng),綜合考慮選擇邏輯門C 根據(jù)表題 所列的三種門電路的技術(shù)參數(shù),計(jì)算出它們的延時(shí)功耗積,并確定哪一種 邏輯門性能最好表題 邏輯門電路的技術(shù)參數(shù)表ns t pLH /ns t pHL /mWPD/邏輯門 A116邏輯門 B568邏輯門 C10101解:延時(shí) 功耗積為傳輸延長時(shí)間與功耗的乘積,即DP= tpdPD根據(jù)上式可以計(jì)算出各邏輯門的延時(shí)功耗分別為DPA t=PHLtPLH +PD =(11.+2) ns*16mw=*10? 12 J=22同理得出: DPB =44PJ DPC =10PJ,邏輯門的 DP 值愈小,表明它的特性愈好, 所以邏輯門 C 的 性能最好. 為什么說 74HC 系列 CMOS 與非門在+5V 電源工作時(shí),輸入端在以下四種接法下都屬 于邏輯 0: (1)輸入端接地。 (2)輸入端接低于 的電源。 (3)輸入端接同類與非門的輸 出低電壓 。 (4)輸入端接 10kΩ的電阻到地.解:對于 74HC 系列 CMOS 門電路來說,輸出和輸入低電平的標(biāo)準(zhǔn)電壓值為:VOL =, V IL =,因此有:(1) Vi =0 V IL =,屬于邏輯門 0 (2) Vi =VIL ,屬于邏輯門 0 (3) Vi V IL =,屬于邏輯門 0 (4)由于 CMOS 管的柵極電流非常小,通常小于 1uA,在 10kΩ電阻上產(chǎn)生的壓降小于 10mV 即Vi V IL =,故亦屬于邏輯 0. 求圖題 所示電路的輸出邏輯表達(dá)式.解: 圖解 所示電路中 L1= AB ,L2= BC ,L3= D ,L4 實(shí)現(xiàn)與功能 , 即 L4=L1 ? L2 ? L3,而L=EL 4g ,所以輸出邏輯表達(dá)式為 L= ABBCDEgg 圖題 表示三態(tài)門作總線傳輸?shù)氖疽鈭D，圖中n 個(gè)三態(tài)門的輸出接到數(shù)據(jù)傳輸總 線，D1，D2，……Dn 為數(shù)據(jù)輸入端，CS1，CS2……CSn :(1) CS 信號如何進(jìn)行控制,以便數(shù)據(jù) D1 ,D2 , ……Dn 通過該總線進(jìn)行正常傳輸。 (2)CS 信號能 否有兩個(gè)或兩個(gè)以上同時(shí)有效? 如果出現(xiàn)兩個(gè)或兩個(gè)以上有效,可能發(fā)生什么情況? (3)如果 所有 CS 信號均無效, 總線處在什么狀態(tài)?解: (1)根據(jù)圖解 可知,片選信號 CS1，CS2……CSn 為高電平有效,當(dāng) CSi=1 時(shí)第 i 個(gè)三 態(tài)門被選中 , 其輸入數(shù)據(jù)被送到數(shù)據(jù)傳輸總線上 , 根據(jù)數(shù)據(jù)傳輸?shù)乃俣?, 分時(shí)地給 CS1， CS2……CSn 端以正脈沖信號,使其相應(yīng)的三態(tài)門的輸出數(shù)據(jù)能分時(shí)地到達(dá)總線上.(2)CS 信號不能有兩個(gè)或兩個(gè)以上同時(shí)有效,否則兩個(gè)不同的信號將在總線上發(fā)生沖突, 即總 線不能同時(shí)既為 0 又為 1.(3)如果所有 CS 信號均無效,總線處于高阻狀態(tài). 試分析 所示的 CMOS 電路，說明它們的邏輯功能（A） （B ）（C） （D）解：對于圖題 （a ）所示的 CMOS 電路，當(dāng) EN =0 時(shí)， T P 2 和T N 2 均導(dǎo)通，T P1 和T N 1構(gòu)成的反相器正常工作，L= A ，當(dāng) EN =1 時(shí)，T P 2 和T N 2 均截止，無論 A 為高電平還是低電平，輸出端均為高阻狀態(tài)，其真值表如表題解 所示，該電路是低電平使能三態(tài) 非門，（a
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