【正文】 按鍵數(shù)目的不足。最后兩位按鍵設(shè)定為確認(rèn)輸入按鍵和復(fù)位按鍵。密碼輸入完成后可以按確認(rèn)鍵檢驗(yàn)密碼的正誤，報(bào)警、輸入錯(cuò)誤或者其他情況可以按復(fù)位按鍵重新輸入。按鍵上拉，當(dāng)IO口被拉高電平，當(dāng)IO口檢測(cè)到高電平時(shí)，表示按鍵按下。： 顯示模塊LED顯示塊是由發(fā)光二極管顯示字段的顯示器件。在單片機(jī)應(yīng)用系統(tǒng)中通常使用的是7段LED，本設(shè)計(jì)將采用共陽(yáng)極。共陽(yáng)極LED顯示塊的發(fā)光二極管與陽(yáng)極并接。數(shù)碼管顯示塊中共有8個(gè)發(fā)光二極管，其中7個(gè)發(fā)光二極管構(gòu)成七筆字形“8”，1個(gè)發(fā)光二極管構(gòu)成小數(shù)點(diǎn)。7段顯示塊與FPGA接口非常容易。只要將一個(gè)8位并行輸出與顯示塊的發(fā)光二極管引腳相連即可。8位并行輸出口輸出不同的字節(jié)數(shù)據(jù)即可獲得不同的數(shù)字或字符。通常將控制發(fā)光二極管的8位字節(jié)數(shù)據(jù)稱為段選碼。共陽(yáng)極與共陰極的段選碼互為補(bǔ)數(shù)。顯示字符共陰極段選碼共陽(yáng)極段選碼顯示字符共陰極段選碼共陽(yáng)極段選碼 0 3FH C0H C 39H C6H 1 06H F9H D 5EH A1H 2 5BH A4H E 79H 86H 3 4FH B0H B 7CH 83H 4 66H 99H F 71H 8EH 5 6DH 92H P 73H 8CH 6 7DH 82H U 3EH C1H 7 07H F8H L 31H CEH 8 7FH 80H Y 6EH 91H 9 6FH 90H ┊ ┊┊ A 77H 88H LED顯示塊功能表三、芯片主控設(shè)計(jì) FPGA有限狀態(tài)機(jī)本設(shè)計(jì)是通過FPGA有限狀態(tài)機(jī)來實(shí)現(xiàn)，設(shè)計(jì)有限狀態(tài)機(jī)最開始的工作時(shí)要確定電路，包括哪些狀態(tài)，比如某個(gè)電路包括四個(gè)狀態(tài)，S0,S1,S2,S3。然后對(duì)所有狀態(tài)給出一個(gè)狀態(tài)編碼，比如為狀態(tài)S0賦予編碼00，為狀態(tài)S1賦予編碼01，為狀態(tài)S2賦予編碼10，為狀態(tài)S3賦予編碼11。狀態(tài)編碼是狀態(tài)的標(biāo)識(shí)，保存在寄存器當(dāng)中，對(duì)于此編碼形式，只需一個(gè)2位的寄存器就可以了。FSM Encoding Style 主要有： Binary Encoding One Hot Encoding Gray Encoding
二進(jìn)制與一位熱碼的特性比較： 二進(jìn)制與一位熱碼的特性比較
狀態(tài)機(jī)可以認(rèn)為是組合邏輯和寄存器邏輯的特殊租戶，它一般包括兩個(gè)部分：組合邏輯部分和寄存器邏輯部分。寄存器用于存儲(chǔ)狀態(tài)，組合電路用于狀態(tài)譯碼和產(chǎn)生輸出信號(hào)。狀態(tài)機(jī)的下一個(gè)狀態(tài)及輸出，不僅與輸入信號(hào)有關(guān)，而且還有寄存器當(dāng)前所處的狀態(tài)有關(guān)。
根據(jù)輸出信號(hào)產(chǎn)生方法的不同，狀態(tài)機(jī)可以分成兩類:Mealy型和Moore型。Moore型狀態(tài)機(jī)的輸出只是當(dāng)前狀態(tài)的函數(shù)，而Moore型狀態(tài)機(jī)的輸出只是當(dāng)前狀態(tài)的函數(shù)，而Mealy型狀態(tài)機(jī)的輸出則是當(dāng)前狀態(tài)和當(dāng)前輸入狀態(tài)的函數(shù)。其原理如下兩圖： 設(shè)計(jì)流程本次密碼鎖的設(shè)計(jì)，有限狀態(tài)機(jī)應(yīng)該包括以下狀態(tài)：密碼為輸入前的等待狀態(tài)、輸入密碼時(shí)的等待狀態(tài)、輸入密碼正確時(shí)的通過狀態(tài)、輸入密碼錯(cuò)誤時(shí)的警報(bào)狀態(tài)。 主有效狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換圖其中當(dāng)密碼輸入時(shí)又可包括以下狀態(tài)，正常輸入狀態(tài)、異常輸入狀態(tài)（包括
命令狀態(tài)）、輸入確認(rèn)狀態(tài)。下面的圖（圖是在程序編譯后，toolsNetlist_VewersRTL Vewer得到的）表示了密碼輸入的時(shí)候的次狀態(tài)機(jī)，表示了4個(gè)密碼輸入的順序狀態(tài)，以及輸入完成后的等待確認(rèn)狀態(tài)。
軟件設(shè)計(jì)總RTC級(jí)圖 狀態(tài)編碼狀態(tài)編碼主要有二進(jìn)制編碼、格雷編碼和一位獨(dú)熱編碼等方式。格雷編碼時(shí)，相鄰狀態(tài)每次只有一個(gè)比特位產(chǎn)生變化，這樣減少了瞬變的次數(shù)，也減少了產(chǎn)生毛刺和一些狀態(tài)的可能。采用一位獨(dú)熱編碼，雖然多用了觸發(fā)器，當(dāng)可以有效節(jié)省和簡(jiǎn)化組合電路。 對(duì)于寄存器數(shù)量多而邏輯相對(duì)缺乏的FPGA器件來說，采用一位獨(dú)熱編碼可以有效提高電路的速度和可靠性，也有利于提高器件資源的利用率。將產(chǎn)生狀態(tài)的組合邏輯電路和用于保存狀態(tài)的寄存器分別寫在不同的always塊中。其中主要包括：輸出控制部分、警報(bào)計(jì)時(shí)部分、鎖打開后的計(jì)時(shí)部分、比較密碼部分、記錄密碼部分和記錄錯(cuò)誤次數(shù)的部分 密碼的輸入本次密碼鎖的密碼輸入采用FPGA芯片上的8位單個(gè)按鍵,考慮到按鍵數(shù)目不夠，采用了一位按鍵作為功能轉(zhuǎn)換按鍵；即前5位按鍵輸入0~4，同時(shí)按下功能轉(zhuǎn)換按鍵時(shí)，按鍵0~4即轉(zhuǎn)換為按鍵5~9，這就彌補(bǔ)了按鍵數(shù)目的不足。最后兩位按鍵設(shè)定為確認(rèn)輸入按鍵和復(fù)位按鍵。密碼輸入完成后可以按確認(rèn)鍵檢驗(yàn)密碼的正誤，報(bào)警、輸入錯(cuò)誤或者其他情況可以按復(fù)位按鍵重新輸入。另外由于按鍵的時(shí)候同時(shí)會(huì)引起狀態(tài)機(jī)的轉(zhuǎn)換，所以如果按鍵的時(shí)候?qū)Π存I判斷次數(shù)過多會(huì)產(chǎn)生狀態(tài)的過快轉(zhuǎn)換，記錄的密碼和數(shù)碼管的顯示就同時(shí)會(huì)出現(xiàn)錯(cuò)誤，因此在按鍵部分加入了消除多重按鍵的程序，只檢測(cè)一次按鍵的下降沿，解決了這個(gè)問題。 密碼的記錄與比較程序設(shè)定了一個(gè)寄存器用來記錄輸入的密碼。當(dāng)次有效狀態(tài)機(jī)（即密碼輸入的狀態(tài)機(jī)）發(fā)生轉(zhuǎn)換并且有密碼輸入時(shí)，程序會(huì)記錄下輸入的密碼在寄存器的其中4位里面，最后次有效狀態(tài)轉(zhuǎn)換到確認(rèn)密碼的狀態(tài)時(shí)，會(huì)將記錄下的密碼與固化在鎖內(nèi)的密碼進(jìn)行對(duì)比，正確即將主狀態(tài)機(jī)轉(zhuǎn)換到通過階段，錯(cuò)誤則將狀態(tài)機(jī)轉(zhuǎn)換到報(bào)警階段。其中正確錯(cuò)誤的狀態(tài)轉(zhuǎn)換是通過控制相應(yīng)的標(biāo)志位實(shí)現(xiàn)的。
密碼的顯示密碼顯示采用數(shù)碼管動(dòng)態(tài)掃描顯示，初始時(shí)顯示密碼為4位0，當(dāng)輸入密碼后數(shù)碼管的第一位、第二位、第三位、第四位會(huì)依次顯示輸入的密碼，錯(cuò)誤后復(fù)位可以重新輸入。密碼顯示采用的是記錄密碼的寄存器的數(shù)據(jù)，顯示掃描的掃描時(shí)間設(shè)置為1ms左右，這樣顯示不會(huì)出現(xiàn)閃爍或者殘影。 程序仿真下前面的輸入cmd的編碼：
//輸入的數(shù)字編碼 0~9，enter，cancel
one=439。b0001, two=4’b0010,three=439。b0011,four=439。b0100,five=439。b0101,
six=439。b0110,seven=439。b0111,eight=439。b1000,nine=439。b1001,
zero=439。b1000,enter=439。b1010,cancel=439。b1011。
可以看到，在復(fù)位以后，輸入第1，2，3，4個(gè)密碼（依次為1111）后，passed變成高電平
當(dāng)過了一定的時(shí)間后，passed變成低電平，重新計(jì)入鍵盤讀入值，進(jìn)行下一輪的密碼辨別。 結(jié)論本次課題設(shè)計(jì)完成的是基于FPGA的密碼鎖設(shè)計(jì)，通過一個(gè)多星期的不斷努力、克服各種困難，最終實(shí)現(xiàn)了任務(wù)目標(biāo)。本次設(shè)計(jì)解決的主要問題是是利用verilog HDL語(yǔ)言完成基于FPGA的電子密碼鎖的編程問題。 設(shè)計(jì)是理論知識(shí)與實(shí)踐的完美結(jié)合，對(duì)于現(xiàn)代大學(xué)生的實(shí)踐能力是個(gè)很好的培養(yǎng)。 短短的一個(gè)星期的時(shí)間的設(shè)計(jì)雖然短暫，但是它給我的收獲確