【正文】 其接口、顯示器及其接口、數(shù)模轉(zhuǎn)換及波形輸出、指示燈及其接口等四部分，即可構成所需的波形發(fā)生器 低頻信號發(fā)生器系統(tǒng)主要由 CPU、 D/A 轉(zhuǎn)換電路、基準電壓電路、電流 /電壓轉(zhuǎn)換電路、按鍵和波形指示電路、電源等電路組成。 89S52 是整個波形發(fā)生器的核心部分，通過程序的編寫和執(zhí)行，產(chǎn)生各種各樣的信號，并從鍵盤接收數(shù)據(jù)，進行各種功能的轉(zhuǎn)換和信號幅度的調(diào)節(jié)。當數(shù)字信號經(jīng)過接口電路到達轉(zhuǎn)換電路，將其轉(zhuǎn)換成模擬信號也就是所需要的輸出波形。 其工作原理為當分別每按下按鍵一次就會分別出現(xiàn)方波、鋸齒波、三角波、正弦波，并且有數(shù)碼管會指示是那種波形序號 ,另外 ,發(fā)光二極管發(fā)光說明系統(tǒng)處于工作狀態(tài)。 鍵盤 AT89S52 波形指示 A/D 轉(zhuǎn)換 基準電壓 電流 /電壓轉(zhuǎn)換 輸出 華科學院本科畢業(yè)設計（論文） 8 3． 2 資源分配 軟、硬件設計是設計中不可缺少的，為了滿足功能和指標的要求，資源分配如下 1．晶振采用 12MHZ； 2．內(nèi)存分配 P2 口與 DAC0832 的 DI0DI7 數(shù)據(jù)輸入端相連 。 P2 口用來控制 DAC0832 的輸入寄存器選擇信號 CS、輸入寄存器寫選通信號 WR1 及 DAC 寄存器寫選通信 號 WR2 和數(shù)據(jù)傳送信號 XFER。 3． 3 AT89S52 功能特性概述 AT89S52是一個低功耗，高性能 CMOS 8 位單片機，片內(nèi)含 4k Bytes ISP(Insystem programmable)的可反復擦寫 1000 次的 Flash 只讀程序存儲器，器件采用 ATMEL 公司的高密度、非易失性存儲技術制造，兼容標準 MCS51 指令系統(tǒng)及 80C51 引腳結(jié)構，芯片內(nèi)集成了通用 8位中央處理器和 ISP Flash存儲單元，功能強大的微型計算機的 AT89S52可為許多嵌入式控制應用系統(tǒng)提供高性價比的解決方案。 AT89S52 具有如下特點： 40個引腳， 4k Bytes Flash 片內(nèi)程序存儲器， 128 bytes的隨機存取數(shù)據(jù)存儲器（ RAM）， 32個 外部雙向輸入 /輸出（ I/O）口， 5個中斷優(yōu)先級 2層中斷嵌套中斷， 2 個 16位可編程定時計數(shù)器 ,2個全雙工串行通信口，看門狗（ WDT）電路，片內(nèi)時鐘振蕩器。 此外， AT89S52 設計和配置了振蕩頻率可為 0Hz并可通過軟件設置省電模式。空閑模式下， CPU暫停工作，而 RAM 定時計數(shù)器，串行口，外中斷系統(tǒng)可繼續(xù)工作，掉電模式凍結(jié)振蕩器而保存 RAM的數(shù)據(jù)，停止芯片其它功能直至外中斷激活或硬件復位。同時該芯片還具有 PDIP、 TQFP 和 PLCC 等三種封裝形式，以適應不同產(chǎn)品的需求。 AT89S52 具有如下特點： 40個引腳， 4k Bytes Flash 片內(nèi)程序存儲器， 128 bytes的隨機存取數(shù)據(jù)存儲器（ RAM）， 32個外部雙向輸入 /輸出（ I/O）口， 5個中斷優(yōu)先級 2層中斷嵌套中斷， 2 個 16位可編程定時計數(shù)器 ,2個全雙工串行通信口，看門狗（ WDT）電路，片內(nèi)時鐘振蕩器。 此外， AT89S52 設計和配置了振蕩頻率可為 0Hz 并可通過軟件設置省電模式。空閑模式下， CPU 暫停工作，而 RAM 定時計數(shù)器，串行口，外中斷系統(tǒng)可繼續(xù)工作，掉電模式凍結(jié)振蕩器而保存 RAM的數(shù)據(jù)，停止芯片其它功能直至外中斷王瑋：基于 AT89S52 的低頻信號發(fā)生器設計 9 激活或硬件復位。同時該芯片還具有 PDIP、 TQFP 和 PLCC 等三種封裝形式，以適應不同產(chǎn)品的需求。 AT89S52 的引腳圖 實物圖如圖 32 所示 圖 32 AT89S52 的引腳圖 實物圖 AT89S52 主要特性： 8031 CPU 與 MCS51 兼容 (1)4K 字節(jié)可編程 FLASH 存儲器 (壽命： 1000 寫 /擦循環(huán) ) (2)全靜態(tài)工作： 0Hz24KHz (3)三級程序存儲器保密鎖定 (4)128*8 位內(nèi)部 RAM (5)32 條可編程 I/O 線 (6)兩個 16位定時器 /計數(shù)器 (7)6 個中斷源 (8)可編程串行通道 (9)低功耗的閑置和掉電模式 (10)片內(nèi)振蕩器和時鐘電路 華科學院本科畢業(yè)設計（論文） 10 管腳說明 ： VCC：供電電壓。 GND：接地。 P0 口： P0 口為一個 8 位漏級開路雙向 I/O 口，每腳可吸收 8TTL 門電流。當 P1 口的管腳第一次寫 1 時，被定義為高阻輸入。 P0 能夠用于外部程序數(shù)據(jù)存儲器，它可以被定義為數(shù)據(jù) /地址的第八位。在 FIASH 編程時， P0 口作為原碼輸入口，當 FIASH 進行校驗時， P0 輸出原碼，此時 P0 外部必須被拉高。 P1 口： P1口是 一個內(nèi)部提供上拉電阻的 8位雙向 I/O口， P1口緩沖器能接收輸出4TTL 門電流。 P1口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入， P1口被外部下拉為低電平時，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FLASH 編程和校驗時， P1 口作為第八位地址接收。 P2 口： P2 口為一個內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4個 TTL 門電流，當 P2口被寫“ 1”時，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。并因此作為輸入時， P2 口的管腳被外部拉低，將輸出電流。這是由于內(nèi)部上拉的緣故。 P2口當用于外部程序存儲器或 16位地址外部數(shù)據(jù)存儲器進行存取時， P2口輸出地址的高八位。在給出地址“ 1”時，它利用內(nèi)部上拉優(yōu)勢，當對外部八位地址數(shù)據(jù)存儲器進行讀寫時， P2 口輸出其特殊功能寄存器的內(nèi)容。 P2 口在 FLASH 編程和校驗時接收高八位地址信號和控制信號。 P3 口： P3 口管腳是 8 個帶內(nèi)部上拉電阻的雙向 I/O 口，可接收輸出 4 個 TTL 門電流。當 P3口寫入“ 1”后，它們被內(nèi)部上拉為高電平，并用作輸入。作為輸入，由于外部下拉為低電平， P3 口將輸出電流（ ILL）這是由于上拉的緣故 。 王瑋：基于 AT89S52 的低頻信號發(fā)生器設計 11 表 31 端口引腳圖 I/O口作為輸入口時有兩種工作方式即所謂的讀端口與讀引腳讀端口時實際上并不從外部讀入數(shù)據(jù)而是把端口鎖存器的內(nèi)容讀入到內(nèi)部總線經(jīng)過某種運算或變換后再寫回到端口鎖存器只有讀端口時才真正地把外部的數(shù)據(jù)讀入到內(nèi)部總線上面圖中的兩個三角形表示的就是輸入緩沖器 CPU 將根據(jù)不同的指令分別發(fā)出讀端口或讀引腳信號以完成不同的操作這是由硬件自動完成的不需要我們操心 1 然后再實行讀引腳操作否則就可能讀入出錯為什么看上面的圖如果不對端口置 1 端口鎖存器原來的狀態(tài)有可能為0Q 端為 0Q^為 1 加到場效應管柵極的信號為 1 該場效應管就導通對地呈現(xiàn)低阻抗 ,此時即使引腳上輸入的信號為 1也會因端口的低阻抗而使信號變低使得外加的 1信號讀入后不一定是 1若先執(zhí)行置 1操作則可以使場效應管截止引腳信號直接加到三態(tài)緩沖器中實現(xiàn)正確的讀入由于在輸入操作時還必須附加一個準備動作所以這類 I/O 口被稱為準雙向口 89C51的 P0/P1/P2/P3口作為輸入時都是準雙向口接下來讓我們再看另一個問題從圖中可以看出這四個端口還有一個差別除了 P1 口外 P0P2P3 口都還有其他的功能 RST：復位輸入。當振蕩器復位器件時，要保持 RST 腳兩個機器周期的高電平時間。 ALE/PROG：當訪問外部存儲器時，地址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。在 FLASH 編程期間，此引腳用于輸入編程脈沖。在平時， ALE 端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的 1/6。因此它可用作對外部輸出的脈沖或用于定時目的。然而要注意的是：每當用作外部數(shù)據(jù)存儲器時，將跳過一個 ALE 脈沖。如想禁止 ALE 的輸出可在 SFR8EH 地址上置 0。此時， ALE 只有在執(zhí)行 MOVX， MOVC 指令是ALE才起作用。另外，該引腳被略微拉高。如果微處理器在外部執(zhí)行 狀態(tài) ALE 禁止，置位無效。 華科學院本科畢業(yè)設計（論文） 12 /PSEN：外部程序存儲器的選通信號。在由外部程序存儲器取指期間，每個機器周期兩次 /PSEN 有效。但在訪問外部數(shù)據(jù)存儲器時，這兩次有效的 /PSEN 信號將不出現(xiàn)。 /EA/VPP：當 /EA 保持低電平時，則在此期間外部程序存儲器（ 0000HFFFFH），不管是否有內(nèi)部程序存儲器。注意加密方式 1 時， /EA 將內(nèi)部鎖定為 RESET；當 /EA 端保持高電平時，此間內(nèi)部程序存儲器。在 FLASH 編程期間，此引腳也用于施加 12V編程電源（ VPP）。 XTAL1：反向振蕩放大器的輸入及內(nèi) 部時鐘工作電路的輸入。 XTAL2：來自反向振蕩器的輸出。 AT89S52 的晶振及其連接方法 CPU 工作時都必須有一個時鐘脈沖。有兩種方式可以向 89S52 提供時鐘脈沖：一是外部時鐘方式，即使用外部電路向 89S52 提供始終脈沖，見圖 3(a)；二是內(nèi)部時鐘方式，即使用晶振由 89S52 內(nèi)部電路產(chǎn)生時鐘脈沖。一般常用第二種方法，其電路見圖 3(b)。 圖 33 89S52 的時鐘脈沖 圖 33 中： J 一般為石英晶體，其頻率由系統(tǒng)需要和器件決定 ，在頻率穩(wěn)定度要求不高時也可以使用陶瓷濾波器。 C C2：使用石英晶體時， C1=C2=30（177。 10） pF 使用陶瓷濾波器時， C1=C2=40（177。 10） pF AT89S52 的復位 使 CPU 開始工作的方法就是給 CPU 一個復位信號， CPU 收到復位信號后將內(nèi)部特殊功能寄存器設置為規(guī)定值，并將程序計數(shù)器設置為“ 0000H”。復位信號結(jié)束后， CPU 從程序存儲器“ 0000H”處開始執(zhí)行程序。 89S52 為高電平復位，一般有 3種復位方法。 ⅰ 上電復位。接通電源時 王瑋：基于 AT89S52 的低頻信號發(fā)生器設計 13 ⅱ 手動復位。設置一個復位按鈕，當操作者按下按鈕時產(chǎn)生一 個復位信號。 ⅲ 自動復位。設計一個復位電路，當系統(tǒng)滿足某一條件時自動產(chǎn)生一個復位信號。 圖 34 為最簡單的上電復位和手動復位方法。 圖 34 89S52 的復位電路 芯片擦除 整個 PEROM 陣列和三個鎖定位的電擦除可通過正確的控制信號組合，并保持 ALE 管腳處于低電平 10ms 來完成。在芯片擦操作中，代碼陣列全被寫“ 1”且在任何非空存儲字節(jié)被重復編程以前，該操作必須被執(zhí)行。 此外， AT89S52 設有穩(wěn)態(tài)邏輯，可以在低到零頻率的條件下靜態(tài)邏輯，支持兩種軟件可選的掉電模式。在閑置模式下， CPU 停止 工作。但 RAM，定時器，計數(shù)器，串口和中斷系統(tǒng)仍在工作。在掉電模式下，保存 RAM 的內(nèi)容并且凍結(jié)振蕩器，禁止所用其他芯片功能，直到下一個硬件復位為止。