【正文】 器（MCU/FPGA/CPLD）協(xié)調(diào)性不夠好，耦合不夠緊密[8]。還有一些設(shè)計(jì)是采用ARM或PowerPC核的處理器，優(yōu)點(diǎn)是比較擅長(zhǎng)數(shù)據(jù)交換和對(duì)外設(shè)的控制，但是對(duì)導(dǎo)航參數(shù)的解算能力不如DSP。本論文中所采取的方案是采用FPGA作為核心芯片，使用SOPC技術(shù)可以將導(dǎo)航計(jì)算機(jī)所需的Nios II處理器（Nios II軟核具有超過(guò)200DMIP的性能）、外圍接口設(shè)計(jì)、通信等功能集成在一片F(xiàn)PGA芯片內(nèi)部資源里，很大程度的降低了系統(tǒng)的體積和功耗，節(jié)省了設(shè)計(jì)成本，加快了設(shè)計(jì)周期，而且出現(xiàn)問(wèn)題或者升級(jí)時(shí)可以對(duì)FPGA芯片進(jìn)行重新配置，還提高了系統(tǒng)的可靠性。采用雙CPU架構(gòu)，由ARM核32位微控制器STM32負(fù)責(zé)對(duì)加速度數(shù)據(jù)的采集工作，可以減輕Nios II處理器的工作量，節(jié)省主CPU資源，使其專門負(fù)責(zé)解算工作。 論文的意義和主要內(nèi)容雖然無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的理論已經(jīng)提出了近幾十年，但是由于受到導(dǎo)航計(jì)算機(jī)發(fā)展及加速度計(jì)精度的約束，一直沒(méi)有受到廣泛的重視，目前仍處于理論研究階段，尚未投入到實(shí)際工程應(yīng)用中去。近年來(lái)隨著芯片制造工藝、嵌入式技術(shù)、數(shù)字信號(hào)處理技術(shù)以及加速度計(jì)精度的提高和發(fā)展，無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)越來(lái)越受到國(guó)內(nèi)外專家的重視，并且已經(jīng)取得了一定的研究成果，提出了一些解算方法、加速度計(jì)力學(xué)編排方案及無(wú)陀螺導(dǎo)航計(jì)算機(jī)的設(shè)計(jì)方案，但仍然沒(méi)有實(shí)現(xiàn)可以工程應(yīng)用的產(chǎn)品。本論文在總結(jié)了導(dǎo)航計(jì)算機(jī)發(fā)展的需求及各方案的優(yōu)缺點(diǎn)后，提出了基于FPGA的導(dǎo)航計(jì)算機(jī)設(shè)計(jì)方案，并制造出工程樣機(jī)，為接下來(lái)完善并實(shí)用化打下基礎(chǔ)。本論文開(kāi)發(fā)的硬件平臺(tái)主要包括數(shù)據(jù)采集系統(tǒng)和數(shù)據(jù)處理系統(tǒng)兩部分。數(shù)據(jù)采集系統(tǒng)采用ST公司的基于ARM CortexM3內(nèi)核的STM32系列處理器作為核心芯片構(gòu)建采集系統(tǒng)，控制兩片A/D芯片AD7656將九路加速度計(jì)輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并將數(shù)據(jù)緩存在雙口RAM IDT7133中。數(shù)據(jù)解算系統(tǒng)的硬件平臺(tái)使用Altera DE2開(kāi)發(fā)板，利用開(kāi)發(fā)板中主要資源有CycloneII系列的FPGA、SDRAM、Flash等，采用SOPC技術(shù)將Altera NiosII處理器嵌入在FPGA內(nèi)部邏輯資源中，由NiosII處理器對(duì)九路加速度計(jì)輸出的比力信號(hào)解算，進(jìn)而得到所需的導(dǎo)航信息參數(shù)。論文總共分為四章，各章節(jié)的概要如下：第一章：緒論。介紹了無(wú)陀螺儀捷聯(lián)慣導(dǎo)系統(tǒng)的相關(guān)知識(shí)背景，闡述了導(dǎo)航計(jì)算機(jī)的發(fā)展概況，并分析了基于FPGA的導(dǎo)航計(jì)算機(jī)設(shè)計(jì)方案的優(yōu)勢(shì)及本論文的背景和意義。第二章：系統(tǒng)的總體設(shè)計(jì)方案。介紹了無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的工作原理，分析了無(wú)陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī)的實(shí)際應(yīng)用需求，介紹了導(dǎo)航計(jì)算機(jī)的總體結(jié)構(gòu)思想以及論文中主要芯片的選型分析。第三章：導(dǎo)航計(jì)算機(jī)的數(shù)據(jù)采集模塊。介紹了導(dǎo)航計(jì)算機(jī)數(shù)據(jù)采集實(shí)現(xiàn)的具體方法和細(xì)節(jié)，并給出了主要設(shè)計(jì)部分的相關(guān)原理圖，最后還介紹了開(kāi)發(fā)過(guò)程中所用的的集成開(kāi)發(fā)環(huán)境以及如何使用。第四章：導(dǎo)航計(jì)算機(jī)的數(shù)據(jù)解算模塊。介紹了導(dǎo)航計(jì)算機(jī)數(shù)據(jù)解算模塊硬件部分的設(shè)計(jì)思路，詳細(xì)的描述了FPGA內(nèi)部邏輯資源的設(shè)計(jì)過(guò)程，最后介紹了Nios II的軟件開(kāi)發(fā)平臺(tái)Nios II IDE。第2章 系統(tǒng)總體設(shè)計(jì)方案 無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理有陀螺的捷聯(lián)慣導(dǎo)系統(tǒng)一般安裝6個(gè)慣性敏感元件用于描述載體在空間的運(yùn)動(dòng)狀態(tài)，3個(gè)陀螺儀和3個(gè)加速度計(jì)，其中3個(gè)加速度計(jì)用于描述載體質(zhì)心的平動(dòng)，3個(gè)陀螺儀用于描述載體繞其質(zhì)心的轉(zhuǎn)動(dòng)。后來(lái)研究人員發(fā)現(xiàn)，當(dāng)載體相對(duì)慣性坐標(biāo)系的牽連運(yùn)動(dòng)存在轉(zhuǎn)動(dòng)時(shí)，載體非質(zhì)心處質(zhì)點(diǎn)的加速度所測(cè)的比力信息中含有角速度信息，這樣就提出用3個(gè)加速度計(jì)代替3個(gè)陀螺儀，將這3個(gè)加速度計(jì)安裝在載體的非質(zhì)心處，便可以從這3個(gè)加速度計(jì)的比力信息中得到載體的角速度信息，這就是無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的理論基礎(chǔ)[9]。根據(jù)無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的基本原理可知，無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)最少需要6個(gè)加速度計(jì)輸出的比力信息，再通過(guò)相應(yīng)的運(yùn)算處理，才可以得到載體導(dǎo)航需要的全部導(dǎo)航參數(shù)。但是目前應(yīng)用最多的是9個(gè)加速度計(jì)配置方案，因?yàn)?個(gè)加速度計(jì)的配置方案，在求解角速度信息的時(shí)候需要求解三元非線性微分方程，這給導(dǎo)航計(jì)算機(jī)的運(yùn)算帶來(lái)了不小的麻煩。9個(gè)加速度計(jì)的配置方案通過(guò)合理的安裝加速度計(jì)，可以直接得到角加速度，和6個(gè)加速度計(jì)配置方案比減輕了導(dǎo)航計(jì)算機(jī)的運(yùn)算負(fù)擔(dān)，提高了運(yùn)算速度，而且增加了3個(gè)冗余信息，有了這3個(gè)冗余信息，就可以得到載體姿態(tài)角速度的部分誤差，通過(guò)補(bǔ)償能夠提高角速度解算的精度。 本系統(tǒng)采用的9加速度計(jì)配置方式 導(dǎo)航計(jì)算機(jī)的整體工作流程 所示，慣性原件是9個(gè)加速度計(jì)傳感器，加速度計(jì)傳感器可以敏感其軸向的載體的加速度，并輸出連續(xù)的模擬電壓信號(hào)，導(dǎo)航計(jì)算機(jī)并不能識(shí)別模擬信號(hào)，所以模擬信號(hào)量要經(jīng)過(guò)A/D轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字信號(hào)量才能被導(dǎo)航計(jì)算機(jī)識(shí)別，為了提高采樣的精度和去除高頻信號(hào)的干擾，模擬電壓信號(hào)首先要經(jīng)過(guò)由減法電路和低通濾波電路組成的調(diào)理電路對(duì)電壓信號(hào)進(jìn)行調(diào)理之后才分別送到兩片A/D轉(zhuǎn)換芯片中去進(jìn)行A/D轉(zhuǎn)換，由STM32微控制器的控制A/D芯片的轉(zhuǎn)換工作，并控制將采集后的數(shù)字電壓信號(hào)緩存到雙口RAM中，最后由內(nèi)嵌Nios II核處理器的FPGA芯片讀取RAM中的9路加速度計(jì)信息，進(jìn)行導(dǎo)航參數(shù)解算，F(xiàn)PGA完成導(dǎo)航參數(shù)解算后可以通過(guò)液晶屏或者顯示器顯示。 導(dǎo)航計(jì)算機(jī)的性能要求隨著計(jì)算機(jī)產(chǎn)業(yè)的發(fā)展和普及，各行各業(yè)中已經(jīng)依賴著計(jì)算機(jī)幫助處理和計(jì)算相關(guān)事務(wù)，計(jì)算機(jī)的規(guī)模也從最開(kāi)始的巨型、大型、中型、小型、逐漸的發(fā)展為微型。根據(jù)調(diào)查表明，目前嵌入式計(jì)算機(jī)的種類和數(shù)量都遠(yuǎn)遠(yuǎn)超過(guò)了以往的通用型計(jì)算機(jī)。嵌入式技術(shù)是以某種特殊的應(yīng)用為核心，以計(jì)算機(jī)技術(shù)為基礎(chǔ)，軟、硬件可“裁減”，適應(yīng)對(duì)功能、實(shí)時(shí)性、可靠性、成本、功耗、安全性、體積、重量等方面因素而設(shè)計(jì)的專用計(jì)算機(jī)系統(tǒng)。因此，無(wú)陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī)實(shí)際上就是將嵌入式技術(shù)應(yīng)用到導(dǎo)航計(jì)算機(jī)的設(shè)計(jì)中來(lái)。無(wú)陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī)除了要滿足基本的功能要求外，要想達(dá)到工程實(shí)際應(yīng)用還必須達(dá)到以下性能要求：（1）實(shí)時(shí)性：導(dǎo)航計(jì)算機(jī)顧名思義是為航空航天或航海領(lǐng)域的導(dǎo)航設(shè)備，因此需要實(shí)時(shí)的提供高精度的導(dǎo)航參數(shù)，因此數(shù)據(jù)采集和解算的周期一般在幾毫秒，導(dǎo)航計(jì)算機(jī)的實(shí)時(shí)性影響導(dǎo)航計(jì)算機(jī)的整體性能。（2）體積小：導(dǎo)航計(jì)算機(jī)一般嵌入在載體中，如狹窄的機(jī)艙，所以它的體積和質(zhì)量有嚴(yán)格的要求，有時(shí)甚至對(duì)幾何形狀都有一定的規(guī)定。（3）功耗低：作為嵌入式設(shè)備，有些時(shí)候需要導(dǎo)航計(jì)算機(jī)長(zhǎng)期穩(wěn)定的工作，所以導(dǎo)航計(jì)算機(jī)的整體功耗不能太高，否則會(huì)影響使用壽命或穩(wěn)定性。 核心器件的選型 加速度計(jì)選型微機(jī)電系統(tǒng)（MEMS）技術(shù)起源于上世紀(jì)80年代末期，最早應(yīng)用于IC制造工藝，涉及電子、材料、機(jī)械、物理學(xué)等學(xué)科的綜合應(yīng)用技術(shù)。微機(jī)電系統(tǒng)一般包括微機(jī)械傳感器、微執(zhí)行器、控制電路、信號(hào)處理電路、通訊接口以及電源等部分組成。目前的加速度計(jì)多采用MEMS技術(shù)進(jìn)行設(shè)計(jì)和制造，MEMS加速度計(jì)具有體積小、重量輕、功耗低等優(yōu)點(diǎn)。 電容式硅微加速度計(jì)的結(jié)構(gòu)和工作原理加速度計(jì)包括敏感質(zhì)量塊m和慣性力F的測(cè)量元件。牛頓慣性定律可用數(shù)學(xué)公式描述為：F = ma。，當(dāng)有加速度產(chǎn)生的時(shí)候，會(huì)有力作用在質(zhì)量快上，使質(zhì)量塊發(fā)生相對(duì)位移，質(zhì)量塊上的橫臂的移動(dòng)會(huì)改變電容極板間的距離，從而改變電容的大小，最后可以通過(guò)電路輸出敏感到的與加速度成比例的電壓值。電容式硅微加速度計(jì)具有靈敏度高、噪聲低、漂移小、結(jié)構(gòu)簡(jiǎn)單、低功耗、寬動(dòng)態(tài)范圍等優(yōu)點(diǎn)，所以受到了廣泛的應(yīng)用。不同的應(yīng)用場(chǎng)合對(duì)加速度計(jì)精度的要求各不相同，其中導(dǎo)航級(jí)應(yīng)用的要求最高，加速度計(jì)需要g（即10g）的分辨率，但目前考慮到價(jià)格和技術(shù)等因素的考慮，微機(jī)械加速度計(jì)還很難達(dá)到導(dǎo)航級(jí)的應(yīng)用。綜上考慮本論文使用的是SILICON DESIGNS公司的Model 1221。它是單軸的電容式微機(jī)械加速度計(jì)傳感器。其中1221L002型有以下特點(diǎn)：量程：2g低噪聲：5g/分辨率：2000mV/g頻率響應(yīng)：0400Hz內(nèi)部集成溫度傳感器響應(yīng)直流或交流加速度完全校準(zhǔn)55到+125℃工作環(huán)境電源：+5V直流電壓，8mA內(nèi)部集成傳感器和運(yùn)放底座封裝：LCC或JLead貼片式與Model 1210相兼容的管腳排列20個(gè)引腳的功能介紹：AO和AON：加速度信號(hào)輸出端，均為電壓信號(hào)VDD：管腳9，11，14接+5V直流電源GND：管腳2，5，6，18，19接地DV：管腳4是偏轉(zhuǎn)電壓，通常懸空VR：管腳3 基準(zhǔn)電壓，接+5V：管腳17 基準(zhǔn)電壓，接+I：管腳8 溫度依賴電流源其他管腳無(wú)連接 A/D芯片選型由于加速度計(jì)Model 1221采用差分輸出模式工作時(shí)零點(diǎn)漂移可以被抑制的很小，可以幫助提高采樣進(jìn)度，而且還可以提高分辨率，所以本系統(tǒng)中采用差分輸出，輸出的電壓信號(hào)經(jīng)過(guò)調(diào)理放大后加速度計(jì)的分辨率可增加至5000mV/g，此時(shí)電壓信號(hào)范圍放大至5V。根據(jù)本系統(tǒng)要求，加速度計(jì)的采樣精度要達(dá)到10g，由A/D轉(zhuǎn)換器轉(zhuǎn)換精度的計(jì)算公式：=，其中U為輸入加速度計(jì)的最大值，U為輸入加速度計(jì)信號(hào)的最小值，N為A/D轉(zhuǎn)換后的數(shù)字量的位數(shù)。經(jīng)計(jì)算可知N至少應(yīng)為14位。加速度計(jì)輸出信號(hào)的頻率為0~400Hz，根據(jù)香農(nóng)定理，采樣頻率應(yīng)該大于800 Hz，所以決定將采樣周期設(shè)為1ms左右。由于需要對(duì)9路加速度計(jì)輸出的信號(hào)進(jìn)行并行同步A/D轉(zhuǎn)換，所以又需要A/D芯片有多路同步轉(zhuǎn)換的能力。綜上分析，本系統(tǒng)決定使用美國(guó)模擬器件公司發(fā)布的一款高性能ADC芯片AD7656（兩片）。AD7656采用iCMOS制造工藝，iCMOS制造工藝是將高電壓半導(dǎo)體工藝與亞微米CMOS和互補(bǔ)雙極型工藝相結(jié)合。采用iCMOS制造工藝可使器件的性能顯著的提高，而且還能降低功耗和提高器件承受高電源電壓的能力。可以將模擬電路和數(shù)字電路集成在一個(gè)芯片內(nèi)部，提升芯片的性能并且降低成本和提升整體性能。AD7656是一款高性能、高分辨率、多通道、高轉(zhuǎn)換速率和低功耗的16位逐次逼近型ADC，單片可以同時(shí)對(duì)6通道進(jìn)行同步A/D轉(zhuǎn)換，因?yàn)楸緹o(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)采用9加速度計(jì)的配置方案，所以需要兩片AD7656，每個(gè)通道達(dá)250kSPS的采樣速率，最大采樣頻率高達(dá)8MHz。，也可以采用外部基準(zhǔn)電源。AD7656的主要特性：（1）采用iCMOS知道工藝（2）獨(dú)立的的6通道逐次逼近型ADC（3）雙極性輸入（4）硬/軟件可調(diào)輸入范圍：10V或5V（5）高速的數(shù)據(jù)吞吐率：250kSPS（6）串行輸出和高速的并行輸出兩種輸出方式AD7656主要功能引腳：REFCAPA，B，C：退藕電容連接引腳，通過(guò)電容接地。CONVST A , B , C：是轉(zhuǎn)換使能邏輯輸入，每對(duì)有其相關(guān)的CONVST信號(hào)，用于選擇成對(duì)轉(zhuǎn)換通道(A ,B ,C各對(duì)應(yīng)兩個(gè)模擬輸入通道) 。V1 ~ V6：6個(gè)通道的模擬輸入端，模擬信號(hào)的變化范圍由RANG引腳決定。RANGE：模擬輸入范圍選擇。當(dāng)該引腳為高時(shí)，在BUSY引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是2倍的基準(zhǔn)電壓；當(dāng)該引腳為低時(shí)，在BUSY引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是4倍的基準(zhǔn)電壓。DV：5 V的數(shù)字電源。數(shù)字電源和模擬電源必須保持電勢(shì)一致， V。應(yīng)退耦接地，引腳接去耦電容。V：邏輯電源輸入，輸入電壓用于確定接口的運(yùn)行電壓，該引腳的電壓取決于內(nèi)部參考電壓，應(yīng)接去耦電容。AGND：模擬地，所有模擬輸入和外部參考信號(hào)都以此做參考。所有這11個(gè)AGND引腳都應(yīng)接地。DGND：數(shù)字地，數(shù)字電路部分的參考地。AV：模擬電源電壓，范圍 4. 5 V 到 5. 5 V。為ADC核供電。：片選信號(hào)，低電平有效。：讀選通。/REF：寫選通/基準(zhǔn)使能/非使能。BUSY：該引腳從轉(zhuǎn)換開(kāi)始到完成一直保持高電平。REF IN/ REF ：片內(nèi)/片外基準(zhǔn)電源選擇。SER/：串口/并口選擇。DB[0]~DB[15]：16位數(shù)據(jù)線RESET：復(fù)位信號(hào)。VDD：正電源端。VSS：負(fù)電源端。STBY：低電平時(shí)，芯片進(jìn)入空閑模式，可以降低功耗。/S SEL：硬件/軟件選擇控制引腳。當(dāng)SER/ 為低電平而/S SEL引腳為高電平時(shí)由軟件操作控制寄存器來(lái)控制采樣；當(dāng)SER/引腳和/S SEL都為低電平時(shí)，此時(shí)設(shè)置為硬件控制轉(zhuǎn)換的工作模式，即CONVST A , B , C引腳控制采樣。/B：字/字節(jié)輸出模式的選擇。 AD7656功能框圖AD7656工作原理：AD7656是逐次逼近型轉(zhuǎn)換器，主要包括1個(gè)A/D轉(zhuǎn)換器、1個(gè)逐次逼近寄存器、1個(gè)比較器、和1個(gè)邏輯控制單元轉(zhuǎn)換中的逐次逼近是按對(duì)分原理由控制邏輯電路完成[7]。轉(zhuǎn)換過(guò)程如下：?jiǎn)?dòng)轉(zhuǎn)換后，逐次逼近寄存器的其他位都被控制邏輯電路置0只有最高位被置1，逐次逼近寄存器的信號(hào)經(jīng)過(guò)A/D轉(zhuǎn)換后得到一個(gè)電壓值，將這個(gè)電壓值與輸入信號(hào)在比較器中進(jìn)行比較，如果輸入信號(hào)大于這個(gè)電壓值則轉(zhuǎn)換后的數(shù)字量得最高位為1否則為0，比較器的輸出會(huì)反饋到A/D轉(zhuǎn)換器，在進(jìn)行次高位比較之前會(huì)對(duì)A/D轉(zhuǎn)換器進(jìn)行修正，在邏輯控制電路的時(shí)鐘驅(qū)動(dòng)下，逐次逼近寄存器會(huì)由高位到低位一位一位的進(jìn)行比較和移位操作，直到比較結(jié)束，A/D轉(zhuǎn)換完成。 雙口RAM IDT 7133在雙CPU之間的通信常采用以下幾種方式：（1）串行通信：串行數(shù)據(jù)傳輸時(shí)，數(shù)據(jù)是一位一位的在通信線上傳輸?shù)?，這種方式傳輸設(shè)備相對(duì)簡(jiǎn)單，應(yīng)用也比較廣泛，但一般用于數(shù)據(jù)量較少、傳輸速率慢、實(shí)時(shí)性要求不高的場(chǎng)合。（2）并行通信：一般是利用微控制器的I/O口實(shí)現(xiàn)，但是占用比較多的管腳資源，還需要加緩沖器和鎖存器等，傳輸?shù)臄?shù)據(jù)量比較大的時(shí)候還會(huì)占用過(guò)多的CPU時(shí)間，影響整體的處理性能。（3）DMA通信：DMA傳輸方式不占用CPU資源，但是數(shù)據(jù)傳輸?shù)臅r(shí)候需要請(qǐng)求使用總線，當(dāng)出現(xiàn)與CPU同時(shí)訪問(wèn)存儲(chǔ)器的時(shí)候CPU不得不讓出總線，進(jìn)入等待狀態(tài)，此時(shí)就會(huì)影響CPU的整體的處理效率，而且有些CPU不支持DMA功能。（4）共享式多端口存儲(chǔ)器實(shí)現(xiàn)：雙口RAM和FIFO（First In First Out）是常用的兩