arm處理器內核-文庫吧
2025-09-14 05:01 本頁面
【正文】 code Execute Fetch Decode Execute Fetch Decode Execute Fetch Decode Execute Fetch Decode Execute Decode Execute Fetch Decode Fetch Fetch 11 TM 11 52v07 ARM普通處理器內核 LDR 流水線舉例 ? 該例中，用 6周期執(zhí)行了 4條指令 ? 指令周期數(shù) (CPI) = 周期 操作 1 2 3 4 5 6 ADD SUB LDR MOV AND ORR Fetch Decode Execute Fetch Decode Execute Fetch Decode Execute Data Writeback Fetch Decode Execute Fetch Decode Fetch 12 TM 12 52v07 ARM普通處理器內核 分支流水線舉例 ? 流水線被阻斷 ? 注意 :內核運行在 ARM狀態(tài) 周期 1 2 3 4 5 0x8000 BL 0x8004 X 0x8008 XX 0x8FEC ADD 0x8FF0 SUB 0x8FF4 MOV 地址 操作 Fetch Decode Execute Fetch Decode Execute Fetch Decode Fetch Fetch Decode Execute Linkret Adjust Fetch Decode Fetch 13 TM 13 52v07 ARM普通處理器內核 中斷流水線舉例 周期 1 2 3 4 5 6 7 8 IRQ ? IRQ 中斷的反應時間最小 =7周期 地址 操作 F D E Linkret Adjust F F Decode IRQ Linkret Execute IRQ Adjust F D E F D F F D E F D F F 0x8000 ADD 0x8008 MOV 0x0018 B (to 0xAF00) 0x8004 SUB 0x001C XX 0x0020 XXX 0xAF00 STMFD 0xAF04 MOV 0xAF08 LDR 0x800C X 14 TM 14 52v07 ARM普通處理器內核 對齊 ? 存儲器訪問必須始終適當?shù)乇３值刂穼R ? 非對齊地址將產(chǎn)生不可預測的 /未定義的結果 ? 用 ‘Data Abort’ 異常來檢測無效的非對齊數(shù)據(jù)存取 ? 擴展邏輯要求，或使用 MMU在 720T, 920T, 926ES, 1020E ? 謹防指令讀取時出現(xiàn)非對齊 ? 非對齊數(shù)據(jù)存取能夠完成 , 但不是用 LDR ? 使用 LDRB, STRB 傳遞字節(jié)，或使用 LDM 加移位 /屏蔽 字節(jié)訪問 (字節(jié)對齊 ) 半字訪問 (半字對齊 ) 字訪問 (字對齊 ) 3 2 1 0 7 6 5 4 0 2 4 6 8 a c e 0 8 9 a b c d e f 4 8 c 15 TM 15 52v07 ARM普通處理器內核 ARM 存儲器接口 ? 順序周期 (S cycle) (nMREQ,SEQ存儲器請求信號 ) ? nMREQ = 0, SEQ = 1 ? ARM 內核要求如下地址轉換：地址可以相同，也可以比前一地址大一字或半字 ? 非順序周期 (N cycle) (nMREQ,SEQ存儲器請求信號 ) ? nMREQ = 0, SEQ = 0 ? ARM 內核要求如下地址轉換： 與前一周期的地址不相關 . ? 內部周期 (I cycle) (nMREQ,SEQ存儲器請求信號 ) ? nMREQ =1, SEQ = 0 ? ARM 內核不要求地址轉換，因為它在完成一個內部功能，不需要取指 ? 協(xié)處理寄存器轉換周期 (C cycle) (nMREQ,SEQ存儲器請求信號 ) ? nMREQ = 1, SEQ = 1 ? ARM 內核希望用總線協(xié)處理器通信，但不要求存儲器系統(tǒng)的任何動作 16 TM 16 52v07 ARM普通處理器內核 T標志位的作用 16 16 32bit data 16 A[1] Mux Thumb 指令 解碼 Mux Mux T標志 ARM 指令 解碼 階段 1 階段 2 D[31:0] 0 1 1 0 Fetch Decode Execute 17 TM 17 52v07 ARM普通處理器內核 帶 Cache的 ARM7TDMI ? ARM710T ? 8K 統(tǒng)一的 cache
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