【正文】 器，十進(jìn)制計(jì)數(shù)器，六進(jìn)制計(jì)數(shù)器，鎖存器模塊，顯示模塊，使能模塊，按鍵消陡模塊。l 設(shè)計(jì)框圖分頻器：由于我們要以1ms為最小單位進(jìn)行計(jì)時(shí)。分頻器的功能是對(duì)晶體振蕩器產(chǎn)生的48MHz時(shí)鐘信號(hào)進(jìn)行分頻，產(chǎn)生1KHz的基準(zhǔn)信號(hào)，對(duì)晶體振蕩器產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行分頻，產(chǎn)生時(shí)間基準(zhǔn)信號(hào)。寄存器：由于我們要實(shí)現(xiàn)按不同的鍵讓秒表產(chǎn)生不同的反應(yīng)。所以需要這個(gè)模塊對(duì)時(shí)間基準(zhǔn)脈沖進(jìn)行計(jì)數(shù)，完成計(jì)時(shí)功能。并完成對(duì)數(shù)據(jù)的鎖存使顯示保持暫停。使能模塊（控制電路）：由于我們要實(shí)現(xiàn)按不同的鍵讓秒表產(chǎn)生不同的反應(yīng)。所以需要這個(gè)模塊控制計(jì)數(shù)器的運(yùn)行、停止以及復(fù)位，產(chǎn)生鎖存器的使能信號(hào)。按鍵消抖模塊：由于普通按鍵會(huì)產(chǎn)生抖動(dòng)現(xiàn)象，有事只想按一下，結(jié)果出現(xiàn)多次抖動(dòng)的現(xiàn)象，使按鍵不靈敏。所以需要消除按鍵輸入信號(hào)抖動(dòng)的影響，輸出單脈沖。顯示模塊：包括掃描計(jì)數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，控制8個(gè)數(shù)碼管以掃描方式顯示計(jì)時(shí)結(jié)果。l l l 分頻器的設(shè)計(jì)采用基于計(jì)數(shù)器的方法實(shí)現(xiàn)。在本設(shè)計(jì)中，在程序的第一個(gè)進(jìn)程中，設(shè)計(jì)了一個(gè)24000進(jìn)制的計(jì)數(shù)器，每當(dāng)計(jì)數(shù)24000個(gè)時(shí)鐘，分頻輸出信號(hào)clkout1k取反，這樣可實(shí)現(xiàn)對(duì)輸入時(shí)鐘信號(hào)的4800次分頻，從而得到1khz的信號(hào)；對(duì)于頻率為100hz的信號(hào)，原理相同，分頻系數(shù)為480000。電路符號(hào)：仿真程序： LIBRARY ieee。USE 。use 。use 。ENTITY tset_fenp ISEND tset_fenp。ARCHITECTURE behavior OF tset_fenp IS COMPONENT fenp PORT( clkin : IN std_logic。 clkout1k : OUT std_logic。 clkout100 : OUT std_logic )。 END COMPONENT。 signal clkin : std_logic := 39。039。 signal clkout1k : std_logic。 signal clkout100 : std_logic。 constant clkin_period : time := 10 ns。 constant clkout1k_period : time := 10 ns。 constant clkout100_period : time := 10 ns。BEGIN uut: fenp PORT MAP ( clkin = clkin, clkout1k = clkout1k, clkout100 = clkout100 )。 clkin_process :process begin clkin = 39。039。 wait for clkin_period/2。 clkin = 39。139。 wait for clkin_period/2。 end process。 stim_proc: process begin wait for 100 ns。 wait for clkin_period*10。 wait。 end process。END。仿真結(jié)果：l 要求秒表顯示為六位，每一位可以視為一個(gè)一位計(jì)數(shù)器，則跑表的計(jì)時(shí)過(guò)程可由6個(gè)一位計(jì)數(shù)器級(jí)聯(lián)完成。十進(jìn)制計(jì)數(shù)器模塊如下圖所示。其中reset是清零端，clk100是計(jì)數(shù)信號(hào)輸入端，carryin是計(jì)數(shù)使能端，即為高電平計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)且保持不變。carryout是進(jìn)位信號(hào)，countout是計(jì)數(shù)結(jié)果輸出。當(dāng)reset為1時(shí)，計(jì)數(shù)值清零；當(dāng)reset為0且carryin進(jìn)位為1時(shí)，每出現(xiàn)一個(gè)時(shí)鐘上升沿，計(jì)數(shù)值加1；當(dāng)計(jì)數(shù)到9后，carryout輸出為1，countout為四位二進(jìn)制的計(jì)數(shù)值輸出。電路符號(hào)：仿真程序： LIBRARY ieee。USE 。use 。use 。ENTITY test_10 ISEND test_10。 ARCHITECTURE behavior OF test_10 IS COMPONENT COUNTER10 PORT( rst : IN std_logic。 clk : IN std_logic。 carryin : IN std_logic。 carryout : OUT std_logic。 countout : OUT std_logic_vector(3 downto 0) )。 END COMPONENT。 signal rst : std_logic := 39。039。 signal clk : std_logic := 39。039。 signal carryin : std_logic := 39。139。 signal carryout : std_logic。 signal countout : std_logic_vector(3 downto 0)。 constant clk_period : time := 10 ns。BEGIN uut: COUNTER10 PORT MAP ( rst = rst, clk = clk, carryin = carryin, carryout = carryout, countout = countout )。 clk_process :process begin clk = 39。039。 wait for clk_period/2。 clk = 39。139。 wait for clk_period/2。 end process。 stim_proc: process begin hold reset state for 100 ns. rst=39。039。 wait for 100 ns。 wait for clk_period*10。 wait。 end process。END。仿真波形：l 　　　六進(jìn)制計(jì)數(shù)器模塊下圖所示。其中reset是清零端，clk是計(jì)數(shù)信號(hào)輸入端，carryin是計(jì)數(shù)使能端，即為高電平時(shí)計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)且保持計(jì)數(shù)不變。 countout是計(jì)數(shù)結(jié)果輸出，carryout是進(jìn)位信號(hào)。當(dāng)reset為1時(shí)，計(jì)數(shù)值清零；當(dāng)reset為0且carryin進(jìn)位為1時(shí)，每出現(xiàn)一個(gè)clk上升沿，計(jì)數(shù)值加1；當(dāng)計(jì)數(shù)到5后，carryout輸出為1，countout為四位二進(jìn)制的計(jì)數(shù)值輸出。電路符號(hào)：仿真程序： LIBRARY ieee。USE 。use 。use 。ENTITY test_6 ISEND test_6。ARCHITECTURE behavior OF test_6 IS COMPONENT COUNTER6 PORT( rst : IN std_logic。 clk : IN std_logic。 carryin : IN std_logic。 carryout : OUT std_logic。 countout : OUT std_logic_vector(3 downto 0) )。 END COMPONENT。 signal rst : std_logic := 39。039。 signal clk : std_logic := 39。039。 signal carryin : std_logic := 39。139。 signal carryout : std_logic。 signal countout : std_logic_vector(3 downto 0)。 constant clk_period : time := 10 ns。BEGIN uut: COUNTER6 PORT MAP ( rst = rst, clk = clk, carryin = carryin, carryout = carryout, countout = countout )。 clk_process :process begin clk = 39。039。 wait for clk_period/2。 clk = 39。139。 wait for clk_period/2。 end process。 stim_proc: process begin rst=39。039。wait for 100 ns。 wait for clk_period*10。 wait。 end process。END。仿真波形：l 用于存放采集的四組數(shù)據(jù)?！　　　　‰娐贩?hào)：　　　　　仿真程序： LIBRARY ieee。USE 。use 。use 。 ENTITY testjcq ISEND testjcq。 ARCHITECTURE behavior OF testjcq IS COMPONENT jicq PORT( anjian : IN std_logic。 reset : IN std_logic。 mhin : IN std_logic_vector(3 downto 0)。 mlin : IN std_logic_vector(3 downto 0)。 shin : IN std_logic_vector(3 downto 0)。 slin : IN std_logic_vector(3 downto 0)。 dsin : IN std_logic_vector(3 downto 0)。 csin : IN std_logic_vector(3 downto 0)。 mhout : OUT std_logic_vector(3 downto 0)。 mlout : OUT std_logic_vector(3 downto 0)。 shout : OUT std_logic_vector(3 downto 0)。 slout : OUT std_logic_vector(3 downto 0)。 dsout : OUT std_logic_vector(3 downto 0)。 csout : OUT std_logic_vector(3 downto 0) )。 END COMPONENT。 signal anjian : std_logic := 39。039。 signal reset : std_logic := 39。039。 signal mhin : std_logic_vector(3 downto 0) := (others = 39。039。)。 signal mlin : std_logic_vector(3 downto 0) := (others = 39。039。)。 signal shin : std_logic_vector(3 downto 0) := (others = 39。039。)。 signal slin : std_logic_vector(3 downto 0) := (others = 39。039。)。 signal dsin : std_logic_vector(3 downto 0) := (o