【正文】 電路按一般的接法，在段，位選口上接上上拉電阻。并用三極管實(shí)現(xiàn)電路電流的放大小效果。數(shù)碼管使用四位計(jì)數(shù)，使數(shù)碼管的顯示可以達(dá)到０．０１V的精確要求。該部分電路采用了最基本的AT89S51為基核，通過對該芯片編程，使芯片實(shí)現(xiàn)各種強(qiáng)大的功能。該部分電路的電路圖，如圖所示：該部分電路通過控制AT89S51芯片的IO口實(shí)現(xiàn)電路的各項(xiàng)控制功能。，,；通過控制芯片的P0口接的譯碼驅(qū)動器MC74HC573Ｎ芯片實(shí)現(xiàn)電壓的時時跟蹤顯示功能；通過Ｄ／Ａ和Ａ／Ｄ的轉(zhuǎn)換，實(shí)現(xiàn)電路的數(shù)模和模數(shù)轉(zhuǎn)換等。MC78系列24C02芯片概述：CAT24WC01/02/04/08/16 是一個1K/2K/4K/8K/16K 位串行CMOS E2PROM 內(nèi)部含有128/256/512/1024/2048 個8 位字節(jié)CATALYST 公司的先進(jìn)CMOS 技術(shù)實(shí)質(zhì)上減少了器件的功耗CAT24WC01 有一個8 字節(jié)頁寫緩沖器CAT24WC02/04/08/16 有一個16 字節(jié)頁寫緩沖器該器件通過I2C 總線接口進(jìn)行操作有一個專門的寫保護(hù)功能。管腳描述：SCL 串行時鐘CAT24WC01/02/04/08/16 串行時鐘輸入管腳用于產(chǎn)生器件所有數(shù)據(jù)發(fā)送或接收的時鐘這是一個輸入管腳。SDA 串行數(shù)據(jù)/地址CAT24WC01/02/04/08/16 雙向串行數(shù)據(jù)/地址管腳用于器件所有數(shù)據(jù)的發(fā)送或接收SDA 是一個開漏，輸出管腳可與其它開漏輸出或集電極開路輸出進(jìn)行線或wireORA0 A1 A2 器件地址輸入端這些輸入腳用于多個器件級聯(lián)時設(shè)置器件地址當(dāng)這些腳懸空時默認(rèn)值為0 24WC01 除外。當(dāng)使用24WC01 或24WC02 時最大可級聯(lián)8 個器件如果只有一個24WC02 被總線尋址這三個地址輸入腳A0 A1 A2 可懸空或連接到Vss 如果只有一個24WC01 被總線尋址這三個地址輸入腳A0 A1 A2 必須連接到Vss。當(dāng)使用24WC04 時最多可連接4 個器件該器件僅使用A1 A2 地址管腳A0 管腳未用可以連接到Vss 或懸空如果只有一個24WC04 被總線尋址A1 和A2 地址管腳可懸空或連接到Vss。當(dāng)使用24WC08 時最多可連接2 個器件且僅使用地址管腳A2 A0 A1 管腳未用可以連接到Vss 或懸空如果只有一個24WC08 被總線尋址A2 管腳可懸空或連接到Vss。當(dāng)使用24WC16 時最多只可連接1 個器件所有地址管腳A0 A1 A2 都未用管腳可以連接到Vss 或懸空WP 寫保護(hù)。如果WP 管腳連接到Vcc 所有的內(nèi)容都被寫保護(hù)只能讀當(dāng)WP 管腳連接到Vss 或懸空允許器件進(jìn)行正常的讀/寫操作。芯片的時序圖：Data Validity Start and Stop DefinitionOutput Acknowledge集成運(yùn)放NE5534芯片description/ordering informationThe NE5534, NE5534A, SA5534, and SA5534A are highperformance operational amplifiers biningexcellent dc and ac characteristics. Some of the features include very low noise, high outputdrive capability,high unitygain and maximumoutputswing bandwidths, low distortion, and high slew rate.These operational amplifiers are pensated internally for a gain equal to or greater than three. Optimizationof the frequency response for various applications can be obtained by use of an external pensationcapacitor between COMP and COMP/BAL. The devices feature inputprotection diodes, output shortcircuitprotection, and offsetvoltage nulling capability with use of the BALANCE and COMP/BAL pins (see theapplication circuit diagram).For the NE5534A and SA5534A, a maximum limit is specified for the equivalent input noise voltage.symbolapplication circuitTLC2543芯片引腳圖，如圖所示：TLC2543概述TLC2543是12位的串行模數(shù)轉(zhuǎn)換器，使用開關(guān)電容逐次逼近技術(shù)完成A/D轉(zhuǎn)換過程。由于是串行輸入結(jié)構(gòu)，能夠節(jié)省51系列單片機(jī)的I/O資源；且價格適中，分辨率較高，因此使用較為廣泛。 TLC2543與圍外電路的連線簡單，三個控制輸入端的CS（片選）、輸入/輸出時鐘（I/O CLOCK）以及串行數(shù)據(jù)輸入端（DATE INPUT 。片內(nèi)的14通道多路器可以選擇11個輸入中的任何一個或三個測試電壓中的一個，采樣保持是自動的，轉(zhuǎn)換結(jié)束，EOC輸出變高。引腳號名稱I/O說明1~9,11,12AINO~AIN10I模擬量的輸入端。11路輸入信號由內(nèi)部多路器選通。,驅(qū)動源阻抗必須小于或等于50歐，而且用60PF電容來限制模擬輸入電壓的斜率。15CSI片選端。在CS端由高變低時，內(nèi)部計(jì)數(shù)器復(fù)位。由低變高時，在設(shè)定的時間內(nèi)禁止DATAINPUT和I/O CLOCK17DATAINPUTＩ串行數(shù)據(jù)輸入端，由４位的串行地址輸入來選擇模擬量的輸入通道。16DATTAOUT0A/D 轉(zhuǎn)換結(jié)果的三態(tài)串行輸出端。ＣＳ為高時處于高阻抗?fàn)顟B(tài)，ＣＳ為低時處于激活狀態(tài)。１９EOC０轉(zhuǎn)換輸出端。在最后的Ｉ／Ｏ　ＣＬＯＣＫ　下降沿之后，EOC從高電平變?yōu)榈碗娖讲⒈３洲D(zhuǎn)換完成和數(shù)據(jù)準(zhǔn)備傳輸為止。10GND地。ＧＮＤ是內(nèi)部電路的回路端。除另外說明外，地所有的電壓測量都相對ＧＮＤ而言。１８I/O CLOCK１輸入／輸出時鐘端。I/O’CLOCK接收串行輸入信號并完成以下四個功能：（1）在I/O clock 的錢8個上升沿，8為輸入數(shù)據(jù)存入數(shù)據(jù)寄存器。（2）在I/O’CLOCK的第四個下降沿，被選通的模擬輸入電壓開始向電容器充電，直到I/O’CLOCK的最后一個下降沿為止。（3）將前一次轉(zhuǎn)換數(shù)據(jù)的其余11位輸出到ＤＡＴＡoUT端，在I/ OCLOCK \下降沿時數(shù)據(jù)開始變化。（4）I/OCLOCK 的最后一個下降沿，降轉(zhuǎn)換的控制信號送到內(nèi)部狀態(tài)控制位。14REF+I正基準(zhǔn)電壓端?；鶞?zhǔn)電壓的正端（通常為ＶＣＣ）被加到ＲＥＦ＋，最大的輸入電壓范圍由加于本端與ＲＥＦ—端的電壓差決定。１３REF—I負(fù)基準(zhǔn)電壓端，基準(zhǔn)電壓的低端（通常為低）被加到REF20VCC電源TLC2543引腳、功能及時序一、引腳：TLC2543為20腳DIP封裝，引腳圖如下圖所示。TLC2543具有4線制串行接口，分別為片選端(CS)，串行時鐘輸入端(I/O CLOCK)，串行數(shù)據(jù)輸入端(DATA IN)和串行數(shù)據(jù)輸出端(DATA OUT)。它可以直接與SPI器件進(jìn)行連接，不需要其他外部邏輯。同時，它還在高達(dá)4MHz的串行速率下與主機(jī)進(jìn)行通信。TLC2543除了具有高速的轉(zhuǎn)換速度外，片內(nèi)還集成了14路多路開關(guān)。其中n路為外部模擬量輸入，3路為片內(nèi)自測電壓輸入。在轉(zhuǎn)換結(jié)束后，EOC引腳變?yōu)楦唠娖?，轉(zhuǎn)換過程中由片內(nèi)時鐘系統(tǒng)提供時鐘，無需外部時鐘。在AD轉(zhuǎn)換器空閑期間，可以通過編程方式進(jìn)入斷電模式，此時器件耗電只有25pA。工作時序 ：以MSB為前導(dǎo)， 用CS進(jìn)行12個時鐘傳送的工作時序如下圖所示。，EOC=“1”，CS=“1”，前次轉(zhuǎn)換結(jié)果的MSB即A11位數(shù)據(jù)輸出到Dout供讀數(shù)。，在CS之后tsu=，使CLK上升，將Din上的數(shù)據(jù)移入輸入寄存器。，轉(zhuǎn)換結(jié)果的A10位輸出到Dout供讀數(shù)。，由前4個CLK上升沿移入寄存器的四位通道地址被譯碼，相應(yīng)模入通道接通，其模入電壓開始時對內(nèi)部開關(guān)電容充電。，將Din腳的輸入控制字C0位移入輸入寄存器后，Din腳即無效。，上次AD結(jié)果的最低位A0輸出到Dout供讀數(shù)。至此，I/O數(shù)據(jù)已全部完成，但為實(shí)現(xiàn)12位同步，仍用第12個CLK脈沖，且在其第12個CLK下降時，模入通道斷開，EOC下降，本周期設(shè)置的AD轉(zhuǎn)換開始，此時使CS上升。=10us,轉(zhuǎn)換完畢，EOC上升。，轉(zhuǎn)換結(jié)果的MSB位B11輸出到Dout供讀數(shù)。，在CS下降之處，tSU時間處由CLK上升將Din數(shù)據(jù)移入輸入寄存器。，將AD結(jié)果的B10位輸出到Dout。上電時，第一周期讀取的Dout數(shù)據(jù)無效，應(yīng)舍去。74HC57374HC573 概述　　74HC573是一款高速CMOS器件，74HC573引腳兼容低功耗肖特基TTL（LSTTL）系列?！　?4HC573包含八路D 型透明鎖存器，每個鎖存器具有獨(dú)立的D 型輸入，以及適用于面向總線的應(yīng)用的三態(tài)輸出。所有鎖存器共用一個鎖存使能（LE）端和一個輸出使能（OE）端?！　‘?dāng)LE為高時，數(shù)據(jù)從Dn輸入到鎖存器，在此條件下，鎖存器進(jìn)入透明模式，也就是說，鎖存器的輸出狀態(tài)將會隨著對應(yīng)的D輸入每次的變化而改變。當(dāng)LE為低時，鎖存器將存儲D輸入上的信息一段就緒時間，直到LE的下降沿來臨?！　‘?dāng)OE為低時，8個鎖存器的內(nèi)容可被正常輸出；當(dāng)OE為高時，輸出進(jìn)入高阻態(tài)。OE端的操作不會影響鎖存器的狀態(tài)。　　74HC573與以下型號邏輯功能相同：　　74HC563，但輸出為反相　　74HC373，但引腳布局不同74HC571的特點(diǎn)：特點(diǎn)：三態(tài)總線驅(qū)動輸出置數(shù)全并行存取緩沖控制輸入使能輸入有改善抗擾度的滯后作用管腳圖如圖所示：ＵＡ７４１芯片uA741通用高增益運(yùn)算通用放大器，雙列直插8腳或圓筒8腳封裝。工作電壓177。22V,差分電壓177。30V,輸入電壓177。18V,（超低失調(diào)精密運(yùn)放）一樣。管腳圖如圖所示：ＡＴ８９Ｓ５１芯片的引腳圖如圖所示：AT89S51具有如下特點(diǎn)：40個引腳，4k Bytes Flash片內(nèi)程序存儲器，128 bytes的隨機(jī)存取數(shù)據(jù)存儲器（RAM），32個外部雙向輸入/輸出（I/O）口，5個中斷優(yōu)先級2層中斷嵌套中斷，2個16位可編程定時計(jì)數(shù)器,2個全雙工串行通信口，看門狗（WDT）電路，片內(nèi)時鐘振蕩器。 　　此外，AT89S51設(shè)計(jì)和配置了振蕩頻率可為0Hz并可通過軟件設(shè)置省電模式?？臻e模式下，CPU暫停工作，而RAM定時計(jì)數(shù)器，串行口，外中斷系統(tǒng)可繼續(xù)工作，掉電模式凍結(jié)振蕩器而保存RAM的數(shù)據(jù)，停止芯片其它功能直至外中斷激活或硬件復(fù)位。2．管腳說明：　　VCC：供電電壓?！　ND：接地?！　0口：P