ulsi互連布線國內(nèi)外發(fā)展現(xiàn)狀及未來趨勢論-文庫吧
2024-12-23 12:31 本頁面
【正文】 ，微處理器芯片將包括多達(dá) 2 億個晶體管，時鐘頻率為 2 GHz，甚至更高，集成如此之多的器件，必然使互連系統(tǒng)的復(fù)雜性增加?；ミB系統(tǒng)是由一些提供電力、輸人和輸出、地線、適時信號的導(dǎo)線組成。目前，用來連接晶體管的高密度互連線分布在 (6}8)層。對于隨機邏輯電路來說，互連部分的數(shù)量 N 隨著器件數(shù)量的增加而線性增長，可表示為 其中， N 負(fù)載 是一個門的平均負(fù)載數(shù)，N 門 為 (邏輯 )門的個數(shù)， K 為經(jīng)驗常數(shù)。為了適應(yīng)集成電路芯片制造技 術(shù)日益提高的要求，多層互連體系的結(jié)構(gòu)、材料和工藝集成是當(dāng)前半導(dǎo)體器件制造技術(shù)最受重視和最為活躍的研究課題之一。人們預(yù)計，隨著器件加工向0. 1 hem 和更小尺寸發(fā)展，必須用越來越多層次的互連技術(shù)。按照目前國際一般公認(rèn)的半導(dǎo)體技術(shù)發(fā)展趨勢，到2022 年，用 0. 05 μ m 加工技術(shù)制造的特大規(guī)模集成電路將需要多達(dá) 9 層的多層互連體系。要掌握高可靠小尺寸器件的多層互連技術(shù)，就需要深人研究開發(fā)有關(guān)的多層互連結(jié)構(gòu)，適合的金屬互連和介質(zhì)絕緣薄膜材料，以及相應(yīng)的薄膜淀積、刻蝕、平坦化等工藝。下面本文就多層互連體系目前面臨的 問題以及解決方案做討論。 互連技術(shù)中所面臨的技術(shù)和物理限制的挑戰(zhàn)主要有 互連技術(shù)獲得巨大進(jìn)步的關(guān)鍵在于幾種新材料和新工藝的出現(xiàn)。沒有這些變化，現(xiàn)代的平面多層互連結(jié)構(gòu)是不可能出現(xiàn)的。從歷史上看，在上世紀(jì)七十年代，多晶硅和鋁布線技術(shù)在超大規(guī)模電路 ( VLSI)中開始被廣泛使用。到八十年代，集成電路的設(shè)計者們已經(jīng)可以設(shè)計長達(dá) 100 微米的多晶硅導(dǎo)線。兩種加工技術(shù)的出現(xiàn)促進(jìn)了多層金屬互連的發(fā)展 :一個是 在金屬層之間用 PCVD 的方法沉積介質(zhì)材料。PCVD 的工作溫度較低，適合鋁布線 。另一個是層間介質(zhì)層 (IID)的平面化。平面化工藝使得 ILD表面平整光滑，為下一層金屬的沉積作準(zhǔn)備。在八十年代末到九十年代初發(fā)生突破性的進(jìn)展，反應(yīng)濺射 TiN，化學(xué)氣相沉積鎢 (CVDW)插頭和化學(xué)機械拋光 (CMP)的應(yīng)用促使集成電路特征尺寸進(jìn)一步下降，金屬布線層數(shù)增加到 (3一 5)層。在 A1導(dǎo)線上用反應(yīng)濺射的方法再涂覆一層TiN，增加 A1 導(dǎo)線的抗電遷移和抗應(yīng)力遷移性能 。CVDW插頭的使用進(jìn)一步減小了互連面積 。CMP工藝可以進(jìn)行表面整 體平整化，同時能夠阻止表面外形的變化和缺陷的產(chǎn)生。表 1 為互連技術(shù)發(fā)展歷史的簡要總結(jié)。 然而隨著集成電路的集成度越來越高，設(shè)備尺寸變得越來越小，互連設(shè)計也必
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