【正文】 39。039。； END IF。 END IF； END PROCESS； END ARCHITECTURE ART； 第 6章 VHDL設(shè)計應(yīng)用實例 2) 正負脈寬數(shù)控調(diào)制信號發(fā)生器的源程序 LIBRARY IEEE 正負脈寬數(shù)控調(diào)制信號發(fā)生器頂層文件 USE ； ENTITY PULSE IS PORT (CLK： IN STD_LOGIC； 計數(shù)時鐘 A， B： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； 8位計數(shù)預(yù)置數(shù) PSOUT： OUT STD_LOGIC)； 計數(shù)溢出并分頻輸出 END ENTITY PULSE； 第 6章 VHDL設(shè)計應(yīng)用實例 ARCHITECTURE ART OF PULSE IS COMPONENT LCNT8 IS PORT(CLK， LD： IN STD_LOGIC； D： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； CAO： OUT STD_LOGIC)； END COMPONENT LCNT8； SIGNAL CAO1， CAO2 ： STD_LOGIC； SIGNAL LD1， LD2 ： STD_LOGIC； 計數(shù)加載信號中間量 第 6章 VHDL設(shè)計應(yīng)用實例 SIGNAL PSINT： STD_LOGIC； BEGIN U1： LCNT8 PORT MAP(CLK=CLK， LD=LD1， D=A，CAO=CAO1)； U2： LCNT8 PORT MAP(CLK=CLK， LD=LD2， D=B，CAO=CAO2)； PROCESS(CAO1， CAO2) IS BEGIN IF CAO1= ‘ 1’ THEN PSINT= ‘ 0’ ； 計數(shù)溢出信號清 0 第 6章 VHDL設(shè)計應(yīng)用實例 ELSIF CAO2 39。EVENT AND CAO2= 39。139。 THEN PSINT=39。139。； END IF； END PROCESS； LD1=NOT PSINT； LD2=PSINT； PSOUT=PSINT； END ARCHITECTURE ART； 第 6章 VHDL設(shè)計應(yīng)用實例 數(shù)字頻率計的設(shè)計 1. 設(shè)計思路 圖 8位十進制數(shù)字頻率計的電路邏輯圖 ， 它由 一個測頻控制信號發(fā)生器 TESTCTL、八個有時鐘使能的十進制計數(shù)器 CNT 一個32位鎖存器 REG32B組成 。 第 6章 VHDL設(shè)計應(yīng)用實例 圖 8位十進制數(shù)字頻率計邏輯圖 S D [ 3 1 . . 0 ]R E G 3 2 BT E S T C T LG N DF S I NC L KD O U T [ 3 1 . . 0 ]S D [ 3 1 . . 2 8 ]S D [ 2 7 . . 2 4 ]S D [ 2 3 . . 2 0 ]S D [ 1 9 . . 1 6 ]S D [ 1 5 . . 1 2 ]S D [ 1 1 . . 8 ]S D [ 7 . . 4 ]S D [ 3 . . 0 ]D O U T [ 3 1 . . 0 ]D I N [ 3 1 . . 0 ]L O A DC L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RC N T 1 0C N T 1 0C L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RC N T 1 0C N T 1 0C L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RC L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RC N T 1 0C L K C Q [ 3 . . 0 ]C A R R Y _ O U TE N AC L RL O A DC L R _ C N TT S T E NR S TC L KU0U9U2U1U3U4 U8U7U6U5SESCSLS1S2S3S4S5S6S7S8第 6章 VHDL設(shè)計應(yīng)用實例 1) 測頻控制信號發(fā)生器設(shè)計 頻率測量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。 要使計數(shù)使能信號 TSTEN能產(chǎn)生一個 1秒脈寬的周期信號，對每個計數(shù)器 CNT10的 ENA使能端進行同步控制。 TSTEN為高電平時，計數(shù)；低電平時，停止計數(shù)，并保持當(dāng)前值。 測頻控制信號發(fā)生器的工作時序如圖 。為了產(chǎn)生這個時序圖，需建立一個由 D觸發(fā)器構(gòu)成的二分頻器， 在每次時鐘 CLK(1HZ)上沿到來時， TSTEN值翻轉(zhuǎn)，脈寬為 1秒 ,作為閘門信號。 第 6章 VHDL設(shè)計應(yīng)用實例 圖 測頻控制信號發(fā)生器工作時序 [ I ] R S T[ I ] C L K[ O ] T S T E N[ O ] L O A D[ O ] C L R _ C N T第 6章 VHDL設(shè)計應(yīng)用實例 2) 寄存器 REG32B設(shè)計 設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。 3) 十進制計數(shù)器 CNT10的設(shè)計 如圖 ， 此十進制計數(shù)器的特殊之處是 ， 有一時鐘使能輸入端 ENA， 用于鎖定計數(shù)值 。 當(dāng)高電平時計數(shù)允許 ， 低電平時計數(shù)禁止 。 第 6章 VHDL設(shè)計應(yīng)用實例 2. VHDL源程序 1) 有時鐘使能的十進制計數(shù)器的源程序 LIBRARY IEEE； USE ； ENTITY CNT10 IS PORT (CLK： IN STD_LOGIC； 計數(shù)時鐘信號 CLR： IN STD_LOGIC； 清零信號 ENA： IN STD_LOGIC； 計數(shù)使能信號 CQ： OUT INTEGER RANGE 0 TO 15； 4位計數(shù)結(jié)果輸出 CARRY_OUT： OUT STD_LOGIC)； 計數(shù)進位輸出 第 6章 VHDL設(shè)計應(yīng)用實例 END ENTITY CNT10； ARCHITECTURE ART OF CNT10 IS SIGNAL CQI ： INTEGER RANGE 0 TO 15； BEGIN PROCESS(CLK， CLR， ENA) IS BEGIN IF CLR= 39。139。 THEN CQI= 0； 計數(shù)器異步清零 ELSIF CLK39。EVENT AND CLK= 39。139。 THEN IF ENA= 39。139。 THEN 第 6章 VHDL設(shè)計應(yīng)用實例 IF CQI9 THEN CQI=CQI+1； ELSE CQI=0； END IF； 等于 9， 則計數(shù)器清零 END IF； END IF； END PROCESS； PROCESS (CQI) IS BEGIN IF CQI=9 THEN CARRY_OUT= 39。139。； 進位輸出 ELSE CARRY_OUT= 39。039。； END IF； END PROCESS； CQ=CQI； END ARCHITECTURE ART； 第 6章 VHDL設(shè)計應(yīng)用實例 2) 32位鎖存器的源程序 LIBRARY IEEE； USE ； ENTITY REG32B IS PORT(LOAD： IN STD_LOGIC； DIN： IN STD_LOGIC_VECTOR(31 DOWNTO 0)； DOUT： OUT STD_LOGEC_VECTOR(31 DOWNTO 0))； END ENTITY REG32B； 第 6章 VHDL設(shè)計應(yīng)用實例 ARCHITECTURE ART OF REG32B IS BEGIN PROCESS ( LOAD， DIN ) IS BEGIN IF LOAD 39。EVENT AND LOAD= 39。139。 THEN DOUT=DIN； 鎖存輸入數(shù)據(jù) END IF； END PROCESS； END ARCHITECTURE ART； 第 6章 VHDL設(shè)計應(yīng)用實例 3) 測頻控制信號發(fā)生器的源程序 LIBRARY IEEE； USE ； USE ENTITY TESTCTL IS PORT (CLK： IN STD_LOGIC； 1 Hz測頻控制時鐘 TSTEN： OUT STD_LOGIC； 計數(shù)器時鐘使能 CLR_CNT： OUT STD_LOGIC； 計數(shù)器清零 LOAD： OUT STD_LOGIC)； 輸出鎖存信號 第 6章 VHDL設(shè)計應(yīng)用實例 END ENTITY TESTCTL； ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK ： STD_LOGIC； BEGIN PROCESS ( CLK ) IS BEGIN IF CLK39。EVENT AND CLK= 39。139。 THEN DIV2CLK=NOT DIV2CLK； 1 HZ時鐘二分頻 END IF ； 第 6章 VHDL設(shè)計應(yīng)用實例 END PROCESS； PROCESS ( CLK， DIV2CLK ) IS BEGIN IF CLK= 39。039。 AND DIV2CLK = 39。039。 THEN CLR_CNT= ?1?； ELSE CLR_CNT= 39。039。 ； END IF； END PROCESS； LOAD=NOT DIV2CLK； TSTEN=DIV2CLK； 根據(jù)時序圖來確定 END ARCHITECTURE ART； 第 6章 VHDL設(shè)計應(yīng)用實例 4) 數(shù)字頻率計的源程序 LIBRARY IEEE； USE ； ENTITY FREQ IS PORT(FSIN： IN STD_LOGIC； CLK： IN STD_LOGIC； DOUT： OUT STD_LOGIC_VECTOR(31 DOWNTO 0))； END ENTITY FREQ； ARCHITECTURE ART OF FREQ IS 第 6章 VHDL設(shè)計應(yīng)用實例 COMPONENT CNT10 IS 待調(diào)用的有時鐘使能的十進制計數(shù)器端口定義 PORT(CLK， CLR， ENA： IN STD_LOGIC； CQ： OUT STD_LOGIC_VECTOR(3 DOWNTO