【正文】 方式中 ， 由于 CPU的高速性和 I/O設(shè)備的低速性 ， 致使 CPU的絕大部分時間都處于等待 I/O設(shè)備完成數(shù)據(jù)I/O的循環(huán)測試中 ， 造成對 CPU的極大浪費 。 在該方式中 ，CPU之所以要不斷地測試 I/O設(shè)備的狀態(tài) ， 就是因為在 CPU中無中斷機構(gòu) ， 使 I/O設(shè)備無法向 CPU報告它已完成了一個字符的輸入操作 。 第五章 設(shè) 備 管 理 圖 57 程序 I/O和中斷驅(qū)動方式的流程 向 I / O 控制器發(fā)讀命令讀 I / O 控制器的狀態(tài)檢查狀態(tài)？從 I / O 控制器中讀入字向存儲器中寫字傳送完成？未就緒就緒出錯C P U →I /OI /O →C P UI /O →C P UC P U → 內(nèi)存下條指令完成未完向 I / O 控制器發(fā)讀命令讀 I / O 控制器的狀態(tài)檢查狀態(tài)？從 I / O 控制器中讀字向內(nèi)存中寫字傳送完成？就緒出錯C P U →I /OI /O →C P UI /O →C P UC P U → 內(nèi)存下條指令完成未完中斷C P U 做其它事向 I / O 控制器發(fā)布讀塊命令C P U →D M AC P U 做其它事讀 D MA 控制器的狀態(tài)中斷D M A →C P U下條指令( a ) 程序 I / O 方式 ( b ) 中斷驅(qū)動方式( c ) D M A 方式第五章 設(shè) 備 管 理 中斷驅(qū)動 I/O控制方式 在 I/O設(shè)備輸入每個數(shù)據(jù)的過程中 ， 由于無須 CPU干預 ，因而可使 CPU與 I/O設(shè)備并行工作 。 僅當輸完一個數(shù)據(jù)時 ， 才需 CPU花費極短的時間去做些中斷處理 。 可見 ， 這樣可使CPU和 I/O設(shè)備都處于忙碌狀態(tài) ， 從而提高了整個系統(tǒng)的資源利用率及吞吐量 。 例如 ， 從終端輸入一個字符的時間約為 100 ms， 而將字符送入終端緩沖區(qū)的時間小于 ms。 若采用程序 I/O方式 ， CPU約有 ms的時間處于忙 —等待中 。 采用中斷驅(qū)動方式后 ， CPU可利用這 ms的時間去做其它事情 ，而僅用 ms的時間來處理由控制器發(fā)來的中斷請求 。 可見 ，中斷驅(qū)動方式可以成百倍地提高 CPU的利用率 。 第五章 設(shè) 備 管 理 直接存儲器訪問 DMA I/O控制方式 1. DMA(Direct Memory Access)控制方式的引入 該方式的特點是： ① 數(shù)據(jù)傳輸?shù)幕締挝皇菙?shù)據(jù)塊 ， 即在CPU與 I/O設(shè)備之間 ， 每次傳送至少一個數(shù)據(jù)塊； ② 所傳送的數(shù)據(jù)是從設(shè)備直接送入內(nèi)存的 ， 或者相反； ③ 僅在傳送一個或多個數(shù)據(jù)塊的開始和結(jié)束時 ， 才需 CPU干預 ， 整塊數(shù)據(jù)的傳送是在控制器的控制下完成的 。 可見 ， DMA方式較之中斷驅(qū)動方式 ， 又是成百倍地減少了 CPU對 I/O的干預 ， 進一步提高了 CPU與 I/O設(shè)備的并行操作程度 。 第五章 設(shè) 備 管 理 2. DMA控制器的組成 圖 58 DMA控制器的組成 DRM A RDCCRI / O控制邏輯…主機—控制器接口 控制器與塊設(shè)備接口c o u n t內(nèi)存C P U命令系統(tǒng)總線 D M A 控制器第五章 設(shè) 備 管 理 為了實現(xiàn)在主機與控制器之間成塊數(shù)據(jù)的直接交換 ， 必須在 DMA (1) 命令 /狀態(tài)寄存器 CR。 用于接收從 CPU發(fā)來的 I/O命令或有關(guān)控制信息 ， 或設(shè)備的狀態(tài) 。 (2) 內(nèi)存地址寄存器 MAR。 在輸入時 ， 它存放把數(shù)據(jù)從設(shè)備傳送到內(nèi)存的起始目標地址；在輸出時 ， 它存放由內(nèi)存到設(shè)備的內(nèi)存源地址 。 (3) 數(shù)據(jù)寄存器 DR。 用于暫存從設(shè)備到內(nèi)存 ， 或從內(nèi)存到設(shè)備的數(shù)據(jù) 。 (4) 數(shù)據(jù)計數(shù)器 DC。 存放本次 CPU要讀或?qū)懙淖?(節(jié) )數(shù)。 第五章 設(shè) 備 管 理 3. DMA工作過程 圖 59 DMA方式的工作流程 設(shè)置 AR 和 DC 初值啟動 D M A 傳送命令挪用存儲器周期傳送數(shù)據(jù)字存儲器地址增 1字計數(shù)寄存器減 1DC ＝ 0?請求中斷在繼續(xù)執(zhí)行用戶程序的同時, 準備又一次傳送否是第五章 設(shè) 備 管 理 I/O通道控制方式 1. I/O通道控制方式的引入 I/O通道方式是 DMA方式的發(fā)展 ， 它可進一步減少 CPU的干預 ， 即把對一個數(shù)據(jù)塊的讀 (或?qū)?)為單位的干預 ， 減少為對一組數(shù)據(jù)塊的讀 (或?qū)?)及有關(guān)的控制和管理為單位的干預 。 同時 ， 又可實現(xiàn) CPU、 通道和 I/O設(shè)備三者的并行操作 ，從而更有效地提高整個系統(tǒng)的資源利用率 。 例如 ， 當 CPU要完成一組相關(guān)的讀 (或?qū)?)操作及有關(guān)控制時 ， 只需向 I/O通道發(fā)送一條 I/O指令 ， 以給出其所要執(zhí)行的通道程序的首址和要訪問的 I/O設(shè)備 ， 通道接到該指令后 ， 通過執(zhí)行通道程序便可完成 CPU指定的 I/O任務(wù) 。 第五章 設(shè) 備 管 理 2. 通道程序 (1) 操作碼。 (2) 內(nèi)存地址。 (3) 計數(shù)。 (4) 通道程序結(jié)束位 P。 (5) 記錄結(jié)束標志 R。 第五章 設(shè) 備 管 理 操作 P R 計數(shù) 內(nèi)存地址 WRITE 0 0 80 813 WRITE 0 0 140 1034 WRITE 0 1 60 5830 WRITE 0 1 300 20xx WRITE 0 0 250 1850 WRITE 1 1 250 720 第五章 設(shè) 備 管 理 緩 沖 管 理 緩沖的引入 (1) 緩和 CPU與 I/O設(shè)備間速度不匹配的矛盾。 (2) 減少對 CPU的中斷頻率， 放寬對 CPU中斷響應(yīng)時間的限制。 (3) 提高 CPU和 I/O設(shè)備之間的并行性。 第五章 設(shè) 備 管 理 圖 510 利用緩沖寄存器實現(xiàn)緩沖 1 位緩沖9 . 6 K b / s8 位緩沖寄存器送內(nèi)存9 . 6 K b / s8 位緩沖寄存器9 . 6 K b / s送內(nèi)存( b )( a )( c )第五章 設(shè) 備 管 理 單緩沖和雙緩沖 1. 單緩沖 (Single Buffer) 工作區(qū)處理 ( C )緩沖區(qū)傳送 ( M ) 輸入 ( T )I / O 設(shè)備( a )T1M1C1T2M2C2T3M3C3T4t( b )用戶進程圖 511 單緩沖工作示意圖 第五章 設(shè) 備 管 理 2. 雙緩沖 (Double Buffer) 工作區(qū)用戶進程緩沖區(qū) 1緩沖區(qū) 2I / O 設(shè)備T1( 緩沖 1)M1C1M2C2M3C3T2( 緩沖 2) T3( 緩沖 3)M4C4T4( 緩沖 4)( a )( b )圖 512 雙緩沖工作示意圖 第五章 設(shè) 備 管 理 圖 513 雙機通信時緩沖區(qū)的設(shè)置 緩