【正文】 簡(jiǎn)指令集微處理器包括 DEC Alpha、 ARC、 ARM、 AVR、 MIPS、 PARISC、Power Architecture(包括 PowerPC、 PowerXCell)和 SPARC 等。 早期，這種指令集的特點(diǎn)是指令數(shù)目少，每條指令都采用標(biāo)淮字長(zhǎng)、執(zhí)行時(shí)間短、 中央處理器的實(shí)作細(xì)節(jié)對(duì)于機(jī)器級(jí)程序是可見(jiàn)的等等。 實(shí)際上在后來(lái)的發(fā)展中， RISC與 CISC在競(jìng)爭(zhēng)的過(guò)程中相互學(xué)習(xí)，現(xiàn)在的 RISC指令集也達(dá)到數(shù)百條，執(zhí)行周期也不再固定。雖然如此， RISC 設(shè)計(jì)的根本原則—— 針對(duì)流水線化的處理機(jī)優(yōu)化 —— 沒(méi)有改變，而且還在遵循這種原則的基礎(chǔ)上發(fā)展出 RISC 的一個(gè)并行化變種 VLIW（包括 Intel EPIC），就是將簡(jiǎn)短而長(zhǎng)度統(tǒng)一的精簡(jiǎn)指令組合出超長(zhǎng)指令，每次執(zhí)行一條超長(zhǎng)指令，等于并行執(zhí)行多條短指令。 另一方面，目前最常見(jiàn)的復(fù)雜指令集 x86 CPU，雖然指令集是 CISC 的，但是較新 的處理機(jī)都已經(jīng)是以 RISC 核心為基礎(chǔ)，只是再在外面輔以硬體解碼器，在執(zhí)行 CISC 指令時(shí)動(dòng)態(tài)翻譯成 RISC 指令，這個(gè)過(guò)程對(duì)程序設(shè)計(jì)師透明。 fpga FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在可編程陣列邏輯 PAL(Programmable Array Logic)、門陣列邏輯GAL(Gate Array Logic)、可編程邏輯器件 PLD(Programmable Logic Device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn) 物。它是作為專用集成電路 ASIC（ Application Specific Integrated Circuit）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA 能完成任何數(shù)字器件的功能，上至高性能 CPU,下至簡(jiǎn)單的 74系列電路，都可以用 FPGA 來(lái)實(shí)現(xiàn)。 FPGA 如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入法，或是硬件描述語(yǔ)言自由設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在 PCB 完成以后，還可以利用 FPGA 的在線修改能 力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用 FPGA 來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。 FPGA 的這些優(yōu)點(diǎn)使得 PLD 技術(shù)在 90 年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了電子設(shè)計(jì)自動(dòng)化 EDA（ Electronic Design Automatic）軟件和硬件描述語(yǔ)言 VHDL(VeryHighSpeed Integrated Circuit Hardware Description)的進(jìn)步。 自 1985 年 Xilinx 公司推出有史以來(lái)第一顆現(xiàn)場(chǎng)可程序化邏輯組件至今，已經(jīng)歷了超過(guò)二十幾年的發(fā)展歷史。在發(fā)展過(guò)程中，以 FPGA 為代表的數(shù)位系統(tǒng)現(xiàn)場(chǎng)集成取得了驚人的發(fā)展：現(xiàn)場(chǎng)可程序化邏輯組件從最初的 1200 個(gè)可利用邏輯門 ，發(fā)展到 90 年代的 25萬(wàn)個(gè)可利用邏輯 門 。 其后不到數(shù)年，著名 FPGA 廠商，包括 Altera 公司、 Xilinx 等公司，又陸續(xù)推出了內(nèi)建數(shù)百萬(wàn)邏輯 門 以上的 FPGA 芯片，將現(xiàn)場(chǎng)可程序化組件的整合度提高到一個(gè)新的水準(zhǔn)。 如今，各廠商不再盲目追加邏輯 門 的數(shù)量，轉(zhuǎn)而努力消除過(guò)去 FPGA 弱勢(shì)之處，以強(qiáng)化過(guò)的運(yùn)算效能、更為節(jié)省的功耗，向各種運(yùn)算領(lǐng)域撲天蓋地而來(lái)。 縱觀現(xiàn)場(chǎng)可程序化 邏輯組件的發(fā)展歷史，其之所以具有巨大的市場(chǎng)吸引力，在于 FPGA 不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問(wèn)題，而且其開(kāi)發(fā)周期短、開(kāi)發(fā)軟體投入少、芯片價(jià)格不斷降低，促使 FPGA 在某些情況下得以取代 ASIC 的市場(chǎng)，特別是對(duì)小量、多樣，短開(kāi)發(fā)期的產(chǎn)品需求，使 FPGA 成為首選。 的架構(gòu)發(fā)展 最早的可程序化邏輯組件只有可程序化只讀存儲(chǔ)器（ PROM）、紫外線可擦除只讀存儲(chǔ)器（ EPROM）和可擦寫只讀存儲(chǔ)器（ EEPROM）三種。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的數(shù)字邏輯功能。 其后，出現(xiàn)了一類結(jié)構(gòu) 上稍復(fù)雜的可程序化芯片，即可程序化邏輯組件（ PLD），它能夠完成各種數(shù)字邏輯功能。典型的 PLD 由一個(gè) 與 門和一個(gè) 或 門陣列組成，而任意一個(gè)組合邏輯都可以用 “與 或” 來(lái)描述，所以， PLD 能以乘積和的形式完成大量的組合邏輯功能。 這一階段的產(chǎn)品主要有 PAL（可程序化數(shù)組邏輯）和 GAL（通用數(shù)組邏輯）。PAL 由一個(gè)可程序化的與 平面和一個(gè)固定的 或 平面構(gòu)成，或門的輸出可以通過(guò)觸發(fā)器有選擇地被置為暫存狀態(tài)。 PAL 組件是現(xiàn)場(chǎng)可程序化的，它的實(shí)現(xiàn)制程有反熔絲技術(shù)、 EPROM 技術(shù)和 EEPROM 技術(shù)。 還有一類結(jié)構(gòu)更為靈活的邏輯 組件是可程序化邏輯數(shù)組 （ PLA），它也由一個(gè)與 平面和一個(gè) 或 平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可程序化的。 PLA 組件既有現(xiàn)場(chǎng)可程序化的，也有掩膜可程序化的。而在 PAL 的基礎(chǔ)上，工程師又發(fā)展出了一種通用數(shù)組邏輯 GAL （ Generic Array Logic），如 GAL16V8， GAL22V10 等。它采用了 EEPROM 制程，實(shí)現(xiàn)了可擦除、可重寫，其輸出結(jié)構(gòu)是可程序化的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。這些早期的 PLD 組件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過(guò)于簡(jiǎn) 單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期。 Altera 和 Xilinx 分別推出了類似于 PAL 結(jié)構(gòu)的擴(kuò)展型 CPLD（ Complex Programmab1e Logic Dvice）和與標(biāo)準(zhǔn)門陣列類似的 FPGA（ Field Programmable Gate Array），它們都具有體系結(jié)構(gòu)和邏輯單元靈活、整合度高以及適用范圍寬等特點(diǎn)。這兩種組件兼容了 PLD 和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，程序化也很靈活。 與門陣列等其它 ASIC（ Application Specific IC）相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)（一般在 10， 000 件以下）之中。 幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字整合電路的場(chǎng)合均可應(yīng)用 FPGA 和 CPLD 組件。 本設(shè)計(jì)將使用 Altera公司 Cyclone系列 FPGA的 EP1C3T144C8芯片 進(jìn)行仿真 。這里 EP1C3 表示 Cyclone 系列及此器件的規(guī)模； T 表示 TQFP 封裝； 144 表示有144 個(gè)引腳； C8 表 示速度級(jí)別。 具體使用方法將在后面的 Quartus II 軟件介紹中說(shuō)明。 VHDL VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言，英文全名是 Very High Speed Integrated Circuit HardwareDescription Language，翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含 有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分）。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 與其他硬件描述語(yǔ)言相比， VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確 的源代碼來(lái)描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言雖不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 支持廣泛、易于修改。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 強(qiáng)大的系統(tǒng)硬件描述能力。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 獨(dú)立于器件的設(shè)計(jì)、與工藝無(wú)關(guān)。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精 力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。 很強(qiáng)的移植能力。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 易于共享和復(fù)用。 VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 （ 1）與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述 能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （ 4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具 進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 一個(gè)簡(jiǎn)單的 VHDL 例子，或門 c=a+b： library ieee。 use 。 entity shiyan1 is port(a,b:in std_logic。 c:out std_logic)。 end entity。 architecture beha