實驗二除頻器（divider）-文庫吧
2025-08-26 09:15 本頁面
【正文】 reg [1:0]t4。 reg [2:0]t8。 wire clk_2,clk_4,clk_8。 always @ (posedge clk or negedge rst) if (!rst) begin t2=0。t4=0。t8=0。end else begin t2=t2+1。t4=t4+1。t8=t8+1。end assign clk_2=t2。 assign clk_4=t4[1]。 assign clk_8=t8[2]。 endm
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