《控制器設(shè)計》word版-文庫吧
2025-05-16 11:41 本頁面
【正文】 系統(tǒng)總線 d0 d7 … .. z et clk c ld r q7 … .. 地址寄存器 clk Load z d0 d7 … .. … .. q0 q0 q7 … .. 數(shù)據(jù)寄存器 Cot(1) q0 q7 … .. zq Loadq zd clk … .. d0 d7 d0 d7 … .. Cot(0) Cot(0) clk load 指令寄存器 d0 d7 d7 d0 Loadd q0 q7 … .. … .. … .. q6 q5 38 譯碼器 A2 A1 A0 ………. Y7 Y0 ( loadd,loadq,loada,loadi同步置數(shù)端口高電平有效 zq,zd 三態(tài)控制端口，低電平有效 zpc,za 三態(tài)控制端口，高 電平有效 clk 時鐘信號，上升沿有效 ld 程序計 數(shù)器的預(yù)置數(shù)端口，低電平有效 r 程序計數(shù)器的清零端口，低電平有效 et 控制程序計數(shù)器自動加 1 功能 qd 數(shù)據(jù)從內(nèi)存讀出數(shù)據(jù)后送入系統(tǒng)總線的輸入端，也是輸出端口 ic 譯碼器的輸出端口，即：控制信號。 cot 是控制數(shù)據(jù)在寄存器間傳輸?shù)男盘? cot(0)控制 DR 到 IR 的數(shù)據(jù)流通 cot(1)控制程序計數(shù)器到 AR 的數(shù)據(jù)流通 d 程序計數(shù)器的輸入端口 loadd,loadq,loada,loadi,zq,zd,clk,ld,r,et,za,zpc : in std_logic。 cot : in std_logic_vector(1 downto 0)。 qd : inout std_logic_vector(7 downto 0)。 d : in unsigned(7 downto 0)。 ic : out std_logic_vector(7 downto 0)。 qa : out std_logic_vector(7 downto 0) )。 end control_unit。 architecture behave of control_unit is 數(shù)據(jù)總線和 地址總線 signal ABUS : std_logic_vector(7 downto 0)。 signal DBUS : std_logic_vector(7 downto 0)。 引用地址寄存器 ponent address_register port ( load 同步并行置數(shù) z 三態(tài)輸出 z=1 is valide signal d 輸入 q 輸出 load ,z ,clk : in std_logic。 d : in std_logic_vector(7 downto 0)。 q : out std_logic_vector(7 downto 0) )。 end ponent。 引用數(shù)據(jù)寄存器 ponent data_register port ( clk 時鐘信號 zq 控制 q 端口的三態(tài) zd 控制 d 端口的三態(tài) load1,load2 同步并行置數(shù) .loadd 控制 d， loadq 控制 q d 輸入輸出雙向端口 q 輸入輸出端口 clk,zd,zq,loadd,loadq : in std_logic。 d : inout std_logic_vector(7 downto 0)。 q : inout std_logic_vector(7 downto 0) )。 end ponent。 引用譯碼器 ponent decode port ( A : in std_logic_vector(2 downto 0)。輸入 Y : out std_logic_vector(7 downto 0)輸出 )。 end ponent。 引用程序計數(shù)器 ponent eight_count port ( et 控制自動加 1 的端口 clk 時鐘信號 c 進位輸出 z 三態(tài)們 z=1 ld 預(yù)制數(shù)控制端 ld=0 r 同步清零端 r=0 有效 et,clk,z,ld,r :in std_logic。 c : out std_logic。 d : in unsigned(7 downto 0)。 q : out uns
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