【正文】 以下是時(shí)序控制電路編譯與仿真： 時(shí)序控制模塊ＶＨＤＬ文本輸入截圖： 圖 22 時(shí)序控制模塊ＶＨＤＬ文本輸入 截圖 5 有以下程序： IF CHOSE_KEY=39。139。THEN IF TEMP=011THEN TEMP:=000。 CLLK=NOT CLLK。 ELSE TEMP:=TEMP+39。139。 END IF。 ELSE IF TEMP=111THEN TEMP:=000。 CLLK=NOT CLLK。 ELSE TEMP:=TEMP+39。139。 本段程序的作用是：當(dāng) CHOSE_KEY=’1’時(shí)產(chǎn)生基準(zhǔn)時(shí)鐘頻率的 1\4 的時(shí)鐘信號(hào)，否則產(chǎn)生基準(zhǔn)時(shí)鐘頻率的 1\8 的時(shí)鐘信號(hào)。本段簡短的程序很輕松地實(shí)現(xiàn)了時(shí)鐘頻率的選擇與變換，要想 改變彩燈節(jié)奏的快慢，只需利用 CHOSE_KEY選擇開關(guān)置 1 或置 0 即可輕松實(shí)現(xiàn)基準(zhǔn)時(shí)鐘頻率的 1\4 的時(shí)鐘信號(hào)和基準(zhǔn)時(shí)鐘頻率的 1\8 的時(shí)鐘信號(hào)的轉(zhuǎn)換，簡單并且容易修改，為彩燈控制器的設(shè)計(jì)提供了更大的靈活性。 時(shí)序控制模塊波形仿真截圖： 6 圖 23 時(shí)序控制模塊波形仿真 顯示控制模塊 顯示控制模塊是整個(gè)電路的顯示控制模塊。它的主要功能是使電路產(chǎn)生六種花型并且循環(huán)顯示，以此實(shí)現(xiàn)本次課程設(shè)計(jì)要求實(shí)現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。顯示控制模塊應(yīng)用 VHDL 語言設(shè)計(jì)了本次彩燈的六種循環(huán)花型，顯示 控制電路是整個(gè)電路中另外一個(gè)分模塊，它的出色設(shè)計(jì)直接決定著彩燈控制器花型循環(huán)的花樣和質(zhì)量。 以下是顯示控制電路編譯與仿真： 時(shí)序控制模塊ＶＨＤＬ文本輸入截圖： 7 圖 24 時(shí)序控制模塊ＶＨＤＬ文本輸入截圖 有部分程序如下： PROCESS(CLR,CLK)IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001。 CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010。 CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011。 CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100。 CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1001010010100101。 CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110。 本段程序的作用是定義六種花型，此六種花型可根據(jù)個(gè)人的喜好靈活進(jìn)行調(diào) 8 節(jié)和改變，這在很大程度上增加了程序本身的實(shí)用性，又由于是軟件程序設(shè)計(jì)，下載到硬件上后 LED 燈的排列和擺設(shè)更不受程序的影響，可隨意插放。 以下程序： IF CLR=39。139。 THEN CURRENT_STATE=S0。 ELSIF RISING_EDGE(CLK) THEN CASE CURRENT_STATE IS WHEN S0= FLOWER=ZZZZZZZZZZZZZZZZ。 CURRENT_STATE=S1。 WHEN S1= FLOWER=F1。 CURRENT_STATE=S2。 WHEN S2= FLOWER=F2。 CURRENT_STATE=S3。 WHEN S3= FLOWER=F3。 CURRENT_STATE=S4。 WHEN S4= FLOWER=F4。 CURRENT_STATE=S5。 WHEN S5= FLOWER=F5。 CURRENT_STATE=S6。 WHEN S6= FLOWER=F6。 CURRENT_STATE=S1。 其作用是：如果 CLR=39。139。， 則模塊正常進(jìn)行工作，并且以下六種花型0001000100010001101010101010101000110011001100111101101101100110 9 10010100101001010100100100100100實(shí)現(xiàn)順序循環(huán)顯示。如果想改變六種花型的循環(huán)順序，只需修改部分狀態(tài)即可，本程序有很大的靈活性。 時(shí)序控制模塊波形仿真截圖： 圖 25 時(shí)序控制模塊波形仿真截圖 10 第 3 章 彩燈控制器 系統(tǒng)的實(shí)現(xiàn) 及仿真 整體功能描述 在時(shí)序控制電 路 SXKZ 的設(shè)計(jì)中，利用計(jì)數(shù)器計(jì)數(shù)達(dá)到分頻值時(shí)，對(duì)計(jì)數(shù)器進(jìn)行清零，同時(shí)將輸出信號(hào)反向，這就非常簡潔地實(shí)現(xiàn)了對(duì)輸入基準(zhǔn)信號(hào)的分頻，并且分頻信號(hào)的占空比為 。 在顯示控制電路 XSKZ 的設(shè)計(jì)中，利用狀態(tài)機(jī)非常簡潔地實(shí)現(xiàn)了六種花型的循環(huán)變換，同時(shí)利用六個(gè)十六位常數(shù)的設(shè)計(jì)，可非常方便地設(shè)置和修改六種花型。 對(duì)于頂層程序的設(shè)計(jì)，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計(jì)方式。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可以使用原理圖的設(shè)計(jì)方式。 彩燈顯示控制電路是整個(gè)設(shè)計(jì)的核心 , 彩燈顯示控制模塊能 進(jìn)行彩燈的圖案控制 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。在電路中以 1 代表燈亮 ,以 0 代表燈滅 ,由 0,1 按不同的規(guī)律組合代表不同的燈光圖案 ,同時(shí)使其選擇不同的頻率 ,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。該程序充分地說明了用 VHDL 設(shè)計(jì)電路的簡單易修改 ,即可通過適當(dāng)?shù)馗淖兂绦蛑休敵鲎兞縼砀淖儾薀舻幕ㄐ?。時(shí)序控制模塊對(duì)燈閃的速度控制有兩種速度 :一是１＼４分頻時(shí)鐘脈沖 ,二是１＼８分頻時(shí)鐘脈沖。并且還可以通過改變ＣＬＫＩＮ的時(shí)鐘輸入信號(hào)來產(chǎn)生更多的頻率。最后 ,當(dāng)各個(gè)模塊均完成上述操作之 后 ,即可利用MAXPLUS2 的原理圖輸入 ,調(diào)用各個(gè)元器件 (底層文件 ) ,以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng) (頂層文件 ) ,并且進(jìn)行仿真。仿真通過 ,即可下載到指定的 CPLD 芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測(cè)試。當(dāng)然 ,可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫中 ,用以被其它人或其它的設(shè)計(jì)所重復(fù)調(diào)用 ,以簡化后面的設(shè)計(jì)。 用 VHDL 進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL 語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用ＶＨＤＬ“自頂向下 ” 的 設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng) 11 是非常有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。 根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào) CLK_IN ,系統(tǒng)清零信號(hào) CLR ，彩燈節(jié)奏快慢選擇開關(guān)CHOSE_KEY。 彩燈控制系統(tǒng)模塊圖 據(jù)此，我們可以將整個(gè)彩燈控制電路 CDKZQ 分為兩大部分：時(shí)序控制電路SXKZ 和顯示控制電路 XSKZ。系統(tǒng)的工作原理如下： 時(shí)序控制電路 SXKZ 根據(jù)輸入信號(hào) CHOSE_KEY， CLR ， CLK_IN 產(chǎn)生的符合一定要求的、供顯示控制電路 XSKZ 使用的控制時(shí)鐘信號(hào)，而顯示控制電路 XSKZ 則根據(jù)時(shí)序控制電路 SXKZ 輸入的控制時(shí)鐘信號(hào)，輸出六種花型循環(huán)變化的、控制彩燈工作的控制信號(hào)，這些控制信號(hào)加上驅(qū)動(dòng)電路一起控制彩燈工作。 首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個(gè)模塊之間的接口。最終設(shè)計(jì)方案由一個(gè)彩燈花樣循環(huán)顯示控制器和一個(gè)時(shí)序控制分模塊組成。時(shí)序控制模塊根據(jù)輸入信號(hào)不同頻率的選擇不同的時(shí)鐘信號(hào)輸送到彩燈循環(huán)顯示控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,整個(gè)彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖所示。 圖 31 彩燈控制系統(tǒng)模塊圖 總體程序如下： LIBRARY IEEE。 12 USE 。 ENTITY CDKZQ IS PORT(CLK_IN:IN STD_LOGIC。 CLR:IN STD_LOGIC。 CHOSE_KEY:IN STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END ENTITY CDKZQ。 ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC。 CLK_IN:STD_LOGIC。 CLR:IN STD_LOGIC。 CLK:OUT STD_LOGIC)。 END COMPONENT SXKZ。 COMPONENT XSKZ IS PORT(CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END COMPONENT XSKZ。 SIGNAL S1:STD_LOGIC。 BEGIN U1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1)。 U2:XSKZ PORT MAP(S1,CLR,LED)。 13 程序編譯與仿真 Xilinx 的 ISE 軟件的介紹 Xilinx 是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，研發(fā)制造并銷售應(yīng)用范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及定義系統(tǒng)級(jí)功能的 IP（ Intelectual Property）核，長期以來推動(dòng)著 FPGA 技術(shù)的發(fā)展。 Xilinx 的開發(fā)工具也在不斷地升級(jí)，由早期的 Foundation系列逐步發(fā)展到目前的 ，集成了 FPGA開發(fā)需要的所有功能。 Xilinx 公司的 ISE 軟件平臺(tái)具有界面友好、操作簡單的特點(diǎn)，再加上 Xilinx的 FPGA 芯片占有很大的市場(chǎng)，使其成為非常通用的 FPGA 工作軟件。 ISE 作為高效的 EDA 軟件設(shè)計(jì)工具，與第三方軟件揚(yáng)長補(bǔ)短，使軟件功能越來越強(qiáng)大，為使用者提供了更加豐富的 Xilinx 設(shè)計(jì)資源。 ISE 的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成 PLD 的設(shè)計(jì)流程無需借助任何第三方EDA 軟件。 下面簡要說明各功能的作用： 設(shè)計(jì)輸入： ISE 提供的設(shè)計(jì)輸入工具包括用于 HDL代碼輸入和查看報(bào)告的ISE 文本編輯器，用于原理圖編輯的工具 ECS，用于生成 IP Core 的 Core Generator，用于狀態(tài)設(shè)計(jì)的 StateCAD 以及用于約束文件編輯的 Constraint Editor等。 綜合： ISE 的綜合工具不但包含了 Xilinx 自身提供的綜合工具 XST，同時(shí)還可以內(nèi)嵌 Mentor Graphics 公司的 Leonardo Spectrum 和 Synplicity，實(shí)現(xiàn)無縫連接。 仿真： ISE 本身自帶了一個(gè)具有圖像化波形編輯功能的仿真工具 HDL Bencher，同時(shí)又提供了 Model Tech 公司的 Modelsim 進(jìn)行仿真的接口。 實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí) 序分析、管腳制定以及增量設(shè)計(jì)等高級(jí)功能。 下載：下載功能包括了 BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流 14 文件，還包括了 IMPACT，功能是進(jìn)行設(shè)備配置和通信，控制將程序燒寫到 FPGA芯片中去。 彩燈控制器的編譯與仿真 ＶＨＤＬ程序輸入截圖： 圖 32 ＶＨＤＬ程序輸入截圖 對(duì)于頂層程序的設(shè)計(jì)，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計(jì)方式。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可以使用原理圖的設(shè)計(jì)方式。以上為文本程序設(shè)計(jì)的截圖。本段程序的作用是將時(shí)序控制電路模 塊和顯示控制電路模塊結(jié)合起來，實(shí)現(xiàn)彩燈控制器的設(shè)計(jì)，又由于本次程序設(shè)計(jì)的分模塊較少，因此，我們采用了文本設(shè)計(jì)和原理圖設(shè)計(jì)兩種方式。 15 程序波形仿真截圖： 圖 33 程序波形仿真截圖 各模塊 VHDL 程序經(jīng)過編譯優(yōu)化后，選擇合適的目標(biāo)芯片進(jìn)行綜合、管腳配置。本電路選用可編程邏輯芯片 EPM7064LI8415 由 MAX+Plus II 進(jìn)行仿真，從仿真波形可以看出，此程序可以實(shí)現(xiàn)六種不同花樣彩燈的相互變換，每種花樣彩燈可以循環(huán)變化。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？?，看到的現(xiàn)象是每個(gè)花樣的十六個(gè) 彩燈同時(shí)被點(diǎn)亮，為了實(shí)現(xiàn)絢麗多彩的景象，必須要在程序中加一個(gè)分頻進(jìn)程。 與其它硬件設(shè)計(jì)方法相比，用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯(cuò)誤，可以使用仿真器對(duì) VHDL 源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴于器件，容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問題，以便及時(shí)處理。實(shí)現(xiàn)了設(shè)計(jì)與工藝無關(guān)，可移植性好，上市時(shí)間快，成本低， ASIC 移植等優(yōu)點(diǎn)。 16 程序下載 管腳設(shè)定截圖 ： 圖 34 管腳設(shè)定截圖 若