【正文】 已能實(shí)現(xiàn)單片電子系統(tǒng) SOC（ System on chip） 的功能。 進(jìn)入九十年代后，復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device） 已經(jīng)成為 ASIC的主流產(chǎn)品，在整個(gè) ASIC市場(chǎng)占有了較大的份額。它們一般具有可重編程特性，實(shí)現(xiàn)的工藝有 EPROM技術(shù)、閃爍 EPROM技術(shù)和 EPROM技術(shù)，可用固定長(zhǎng)度的金屬線實(shí)現(xiàn)邏輯單元之間的互連。這種連續(xù)式結(jié)構(gòu)能夠方便地預(yù)測(cè)設(shè)計(jì)的時(shí)序，同時(shí)保證了 CPLD的高速性能。 CPLD的集成度一般可達(dá)數(shù)千甚至數(shù)萬(wàn)門(mén)，能夠?qū)崿F(xiàn)較大規(guī)模的電路集成。 電子設(shè)計(jì)自動(dòng)化（ Electronics Design Automation， EDA）技術(shù)是一種 以計(jì)算機(jī)為工作平臺(tái)，以 EDA軟件工具為開(kāi)發(fā)環(huán)境，以 硬件描述語(yǔ)言和 電路圖描述為設(shè)計(jì)入口，以可編程邏輯器件為實(shí)驗(yàn)載體，以 ASIC(Application Specific Integrated Circuit)、 SOC(System On Chip)和 SOPC（ System On Programmable Chip）嵌入式系統(tǒng)為設(shè)計(jì)目標(biāo)，以數(shù)字系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)技術(shù)。 EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、 IC版圖設(shè)計(jì)技術(shù)、 ASIC測(cè)試和封裝技術(shù)、 FPGA/CPLD編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì) （ CAD） 、計(jì)算機(jī)輔助制造 （ CAM） 、計(jì)算機(jī)輔助測(cè)試 （ CAT） 、計(jì)算機(jī)輔助工程 （ CAE） 技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念，而在現(xiàn)代電子學(xué)方面則容納了如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長(zhǎng)線技術(shù)理論等等，因此 EDA技術(shù)是 現(xiàn)代電子系統(tǒng)計(jì)、制造不可缺少的技術(shù)。 頻率計(jì)設(shè)計(jì)的目的和意義 毫無(wú)疑問(wèn)，無(wú)論是在科技研究還是在實(shí)際應(yīng)用中，頻率測(cè)量 都是最基本的測(cè)量且其作用都顯得尤為重要。 隨著微電子科技的發(fā)展， 對(duì)測(cè)頻技術(shù)的要求也越愛(ài)越高。 頻率計(jì)又稱為頻率計(jì)數(shù)器， 是一種專門(mén)對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量 的電子測(cè)量?jī)x器 。 在傳統(tǒng)的生產(chǎn)制造業(yè)中，頻率計(jì)被廣泛的應(yīng)用在產(chǎn)線的生產(chǎn)測(cè)試中以確保產(chǎn)品質(zhì)量。 在計(jì)量實(shí)驗(yàn)室中，頻率計(jì)被用來(lái)對(duì)各種電子測(cè)量設(shè)備的本地振蕩器進(jìn)行校準(zhǔn)。在無(wú)線通訊測(cè)試中，頻率計(jì)即可以用來(lái)對(duì)無(wú)線通訊基站的主時(shí)鐘進(jìn)行校準(zhǔn)，還可以用來(lái)對(duì)無(wú)線電臺(tái)的跳幀信號(hào)進(jìn)行分析。 傳統(tǒng)的頻率計(jì)通常采用組合電路和時(shí)序電路等大量的硬件電路構(gòu)成，產(chǎn)品不長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 2 但 體積大，運(yùn)行速度慢，而且測(cè)量低頻信號(hào)時(shí)不宜直接使用。 在傳統(tǒng)的控制系統(tǒng)中，通常將單片機(jī)作為控制核 心并輔以相應(yīng)的元器件構(gòu)成一個(gè)整體。但這種方法硬件連線復(fù)雜、可靠性差，且在實(shí)際應(yīng)用中往往需要外加擴(kuò)展 芯片 ，這無(wú)疑會(huì)增大控制系統(tǒng)的體積，還會(huì)增加引入干擾的可能性。對(duì)一些體積小的控制系統(tǒng)，要求以盡可能小的器件體積實(shí)現(xiàn)盡可能復(fù)雜的控制功能，直接應(yīng)用單片機(jī)及其擴(kuò)展芯片就難以達(dá)到所期望的效果。 復(fù)雜可編程邏輯器件（ CPLD）具有集成度高、運(yùn)算速度快、開(kāi)發(fā)周期短等特點(diǎn)， 基于 CPLD 的 數(shù)字頻率計(jì)的設(shè)計(jì)電路簡(jiǎn)潔，軟件潛力得到充分挖掘，低頻段測(cè)量精度高，有效防止了干擾的侵入。 其 獨(dú)到之處體現(xiàn)在用軟件取代了硬件 。 基于 CPLD設(shè) 計(jì)的頻率計(jì)，在傳統(tǒng)意義設(shè)計(jì)上實(shí)現(xiàn)了一些突破。 用單元電路或單片機(jī)技術(shù)設(shè)計(jì)的頻率計(jì)電路復(fù)雜、穩(wěn)定性差。采用 CPLD就能夠克服這一點(diǎn)，它可以把具有控制功能的各個(gè)模塊程序下載在一塊芯片上。這一塊芯片就能代替原來(lái)的許許多多的單元電路或單片機(jī)的控制芯片和大量的外圍電路。大大的簡(jiǎn)化了電路結(jié)構(gòu)，提高了電路穩(wěn)定性。 以往的頻率計(jì)測(cè)量范圍都是有限的，為測(cè)量不同頻率的信號(hào)都要專門(mén)的設(shè)計(jì)某一部分電路，這樣很麻煩。而基于 CPLD 設(shè)計(jì)的頻率計(jì)可以通過(guò)修改VHDL 語(yǔ)言程序來(lái)達(dá)到改變測(cè)量范圍的目的 。 論文所做的工作及研究 內(nèi)容 隨著 EDA技術(shù)的發(fā)展和可編程邏輯器件的廣泛使用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。 本設(shè)計(jì)主要論述了利用 CPLD 實(shí)現(xiàn)多功能頻率計(jì)的過(guò)程，使得頻率計(jì)具有了測(cè)量精度高、功能豐富、控制靈活等特點(diǎn)。該頻率計(jì)按照直接測(cè)頻法、等精度測(cè)頻法的原理，克服了傳統(tǒng)技術(shù)中測(cè)頻精度隨被測(cè)信號(hào)頻率下降而下降的缺點(diǎn)。兩種測(cè)量方法測(cè)量均具有較高的測(cè)量精度。 本設(shè)計(jì)主要工作包括以下幾項(xiàng)內(nèi)容： 簡(jiǎn)述了當(dāng)今頻率計(jì)的發(fā)展情況，對(duì)幾種常用的測(cè)頻方法進(jìn)行了介紹和對(duì)比。 在 CPLD 基礎(chǔ)上分別采用直 接測(cè)頻法、等精度測(cè)頻法來(lái)實(shí)現(xiàn)對(duì)頻率的測(cè)量。 完成了基于 EDA 平臺(tái) Max+plusII 的 CPLD 的軟件電路設(shè)計(jì)，并且編譯調(diào)試。 利用 CPLD 芯片完成了硬件電路設(shè)計(jì)及下載、調(diào)試。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 3 第 2 章 設(shè)計(jì)環(huán)境介紹 本設(shè)計(jì)采用 VHDL硬件描述語(yǔ)言及原理圖設(shè)計(jì)模塊作為設(shè)計(jì)輸入，內(nèi)部有強(qiáng)大的庫(kù)支持，在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次通過(guò)計(jì)算機(jī)模擬仿真驗(yàn)證。 EDA 技術(shù)的發(fā)展及 VHDL 簡(jiǎn)介 EDA 技術(shù)的發(fā)展 EDA 技術(shù)伴隨著計(jì)算機(jī)、集成電路。電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（ Computer Assist Design， CAD）、計(jì)算機(jī)輔助工程設(shè)計(jì)（ Computer Assist Engineering Design,CAE）和電子設(shè)計(jì)自動(dòng)化（ Electronics Design Automation，EDA）三個(gè)發(fā)展階段。 EDA技術(shù)在進(jìn)入 21世紀(jì)以后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面： 電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。 在方針和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的 EDA軟件不斷推出。 EDA技術(shù)使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容： 模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、 ASIC與 GPGA、行為與結(jié)構(gòu)等。 更大規(guī)模的 FPGA和 CPLD器件的不斷推出。 基于 EDA 工具的 ASIC 設(shè)計(jì)標(biāo)準(zhǔn)單元以涵蓋了大規(guī)模電子系統(tǒng)及 IP 核模塊。軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)。 VHDL 簡(jiǎn)介 VHDL（ Very High Speed Integrated Circuit Hardware Description Language，超高速 集成電路 硬件描述語(yǔ)言 ） 是 在 20 世紀(jì) 80 年代后期， 由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE 的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫(kù)的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工 具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用 集成電路 （ ASIC）的設(shè)計(jì)。 VHDL 語(yǔ)言覆蓋面廣、描述能力強(qiáng)，能支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，是一種 多層次的硬件描述語(yǔ)言。 一個(gè) VHDL設(shè)計(jì)由若干個(gè) VHDL文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè)或全部： 程序包（ Package）； 實(shí)體（ Entity）； 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 4 結(jié)構(gòu)體（ Architecture）。 一個(gè)完整的 VHDL設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體。一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說(shuō)明采用不同方法來(lái)描述電路。 CPLD 器件及其特點(diǎn) CPLD器件繼承了 ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，又克服了 ASIC設(shè)計(jì)周期長(zhǎng)、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字軟硬件電路設(shè)計(jì) 的理想首選，它 具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化 、可編程性和實(shí)現(xiàn)方案容易改等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) （ 一般在 10000件以下 ） 之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD器件。 CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能 。 CPLD器件內(nèi)部采用自頂向下的方法：首先定義好系統(tǒng)高層次的功能， 然后按照要求對(duì)系統(tǒng)進(jìn)行分解，分解出的每個(gè)子系統(tǒng)具有相應(yīng)的功能，對(duì)這些子系統(tǒng)仍然可以繼續(xù)分解，直到分解為許多基本邏輯模塊，從頂層到底層的設(shè)計(jì)層次清楚。底層各功能模塊采用原理圖輸入方式，過(guò)程簡(jiǎn)單，另外的優(yōu)點(diǎn)是各模塊均可進(jìn)行功能仿真，便于發(fā)現(xiàn)錯(cuò)誤和進(jìn)行修改。 CPLD 也 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（ “ 在系統(tǒng) ” 編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng) 。 基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程 一個(gè)完整的、典型的 EDA 設(shè)計(jì)流程既是自頂向下設(shè)計(jì)方法的具體實(shí)施途徑，也是 EDA 工具軟件本身的組成結(jié)構(gòu)。 基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程 包括： 設(shè)計(jì)輸入 1） 圖形輸入 圖形輸入通常包括 原理圖輸入、狀態(tài)圖輸入和波形圖輸入等 方法 。 原理圖輸入方法類似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式，即在EDA 軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件（符號(hào)）和連接線構(gòu)成，圖中的邏輯器件可以是 EDA 軟件庫(kù)中預(yù)制的功能模塊，如與門(mén)、或門(mén)、非門(mén)、觸發(fā)器以及各種含 74 系列器件功能的宏功能塊，甚至還有一些類似于 IP 的功能塊。 狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在 EDA工具的狀態(tài)圖編輯器上繪制出狀態(tài)圖，然后由 EDA編譯器和綜合器將長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 5 此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。 波形圖輸入方法主要用于建立和編輯波形設(shè)計(jì)文件以及輸入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)用戶定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。 2）文本輸入 文本輸入是采用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的方式。 這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言 編輯輸入基本一致。就是將使用了某種硬件描述語(yǔ)言（ HDL）的電路設(shè)計(jì)文本，如 VHDL或 Verilog的源程序，進(jìn)行編輯輸入。 綜合 綜合就是把某些東西結(jié)合到一起，把設(shè)計(jì)抽象層次中的一種表述轉(zhuǎn)化為另一種表述的過(guò)程。 整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在 EDA平臺(tái)上編輯輸入的 HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門(mén)級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見(jiàn)，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某 種網(wǎng)表文件的方式對(duì)應(yīng)起來(lái)，成為相應(yīng)的映射關(guān)系。 適配 適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、 Jam格式的文件。適配所選定的目標(biāo)器件（ FPGA/CPLD芯片）必須屬于原綜合器指定的目標(biāo)器件系列。適配綜合通過(guò)后，必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件 。 時(shí)序仿真與功能仿真 在編程下載前必須利用 EDA工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試，就是所謂的仿真。仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì) CPLD設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。 編程下載 把適配后生成的下載或配置文件，通過(guò)編程器或編程電纜向 FPGA或 CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證（ Hardware Debugging）。通常，將對(duì) CPLD的下載稱為編程（ Program），對(duì) FPGA中的 SRAM進(jìn)行直接下載的方式稱為配置（ Configure）。 硬件 測(cè)試 最后是將含有載入了設(shè)計(jì)的 FPGA或 CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一的測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，完成設(shè)計(jì) 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 6 Max+PlusⅡ 開(kāi)發(fā)工具 Max+PlusⅡ 開(kāi)發(fā)系統(tǒng)的特點(diǎn) Max+PlusⅡ 是美國(guó) Altera 公司 提供的 FPGA/CPLD 開(kāi)發(fā)集成壞境，其全稱為Multiple Array Matrix and Programmable Logic User SystemⅡ 。 Max+PlusⅡ 界面友好、使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。在 Max+PlusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Altera 的 Max+PlusⅡ 開(kāi)發(fā)系統(tǒng)是一種全集成的可編程邏輯設(shè)計(jì)環(huán)境，能滿足各種各樣的設(shè)計(jì)要求。其特點(diǎn)有以下幾點(diǎn)：