計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告江蘇大學(xué)_適用于軟件工程-文庫吧
2025-07-27 10:37 本頁面
【正文】 e 0 06F ADD 04C 98B0006F TRoe,ADDC,SV,PSWce 0 06F ADDC 050 98F0006F TRoe,SUB,SV,PSWce 0 06F SUB 06F 00000E70 7 070 存結(jié)果 070 68000000 Soe,GRSce 0 000 ALU 運(yùn)算，結(jié)果送寄存器 071 60030072 Soe,DRce 0 072 結(jié)果送存儲(chǔ)器 072 00052020 DRoe’,ARoe’,WR 0 000 四、測(cè)試程序、數(shù)據(jù)及運(yùn)行結(jié)果 測(cè)試內(nèi)容： ADD 運(yùn)算 運(yùn)行數(shù)據(jù)： 7 內(nèi)存地址 (H) 機(jī)器碼 (H) 匯編指令 0000 0002 0761 5678 0B61 F000 MOV 5678H， R1 ADD F000, R1 運(yùn)行結(jié)果 及分析 ： 從微地址可以看 出，第一階段先是取第一條指令（ MOV 5678H， R1） 001002003004,再是取源操作數(shù)， 00400B00F016006，是立即數(shù)尋址方式，再是取目的操作數(shù)，006018007，是寄存器尋址方式，最后是執(zhí)行階段， 007044046000，將結(jié)果 mov到寄存器里。在 GRS可以看出由 0000變成了 5678。第二階段先是取第二條指令（ ADD F000, R1） 001002003004,再是取源操作數(shù)， 00400B00F016006，是立即數(shù)尋址方式，再 是 取目 的操 作數(shù) ， 006018007 ，是 寄存 器尋 址方 式 ，最 后是 執(zhí)行 階段 ，00704804F070000，是 ADD 運(yùn)算，結(jié)果存放在寄存器 GRS中，可以看出結(jié)果為 4678，并且產(chǎn)生進(jìn)位， SZOC=0001，正確。 五、設(shè)計(jì)中遇到的問題及解決辦法 指令的入口地址開始時(shí)沒看懂，在同學(xué)的點(diǎn)撥下明白了。再是寫微程序階段，完成微程序的輸入后，輸入時(shí)由于不太仔細(xì)有一些錯(cuò)誤，經(jīng)過調(diào)試發(fā)現(xiàn)并改正了錯(cuò)誤。經(jīng)過對(duì)每條運(yùn)算的測(cè)試，一些結(jié)果不對(duì)，在自己的一步一步的查找中，通 過和同學(xué)的微程序的對(duì)照，一一弄懂并改正了。 8 第三天 CPU 硬件的初級(jí)設(shè)計(jì)與驗(yàn)證 一、設(shè)計(jì)目標(biāo) 在運(yùn)算器實(shí)驗(yàn)的基礎(chǔ)上對(duì)硬件進(jìn)行擴(kuò)充，建立初級(jí) CPU 的數(shù)據(jù)通路，構(gòu)造一個(gè)只支持運(yùn)算指令的初級(jí) CPU。 二、硬件設(shè)計(jì) PC 模塊設(shè)計(jì) （加上適當(dāng)注釋） module PC(d,q,n_reset,clk,ce,PCinc)。 input [15:0] d。 input n_reset,clk,ce。 input PCinc。 output [15:0] q。 reg [15:0] data。 always @(posedge clk or negedge n_reset) begin if (!n_reset) data = 0。 else if (ce) data = d。 else if(PCinc) data = data+1。 end assign q = data。 endmodule IR 模塊設(shè)計(jì) module IR ( parameter DATAWIDTH=16) (input wire [DATAWIDTH1:0] d, input wire clk, input wire ce, input n_reset, output reg [DATAWIDTH1:0] q)。 9 always@(posedge clk or negedge n_reset) begin if (!n_reset) q = 0。 else if (ce) q = d。 end DR: module DR ( parameter DATAWIDTH=16) (input wire [DATAWIDTH1:0] data_IB, input wire [DATAWIDTH1:0] data_DB, input wire clk, input wire DRce_IB, input wire DRce_DB, input n_reset, output reg [DATAWIDTH1:0] q)。 always@(posedge clk or negedge n_reset) begin if(!n_reset) q=0。 else if(DRce_IB) q=data_IB。 else if(DRce_DB) q=data_DB。 end endmodule 頂層模塊設(shè)計(jì)（自己增加的設(shè)計(jì)部分） //TR //TR 寄存器的實(shí)例化 R (DATAWIDTH) TR(.q(TR_out),.d(IB),.clk(clock),.ce(TRce),.n_reset(n_reset))。 buffer (DATAWIDTH) reg_buffer(.q(IB), .d(TR_out), .oe(TRoe))。 10 // AR //AR 寄存器的實(shí)例化 R (DATAWIDTH) AR(.q(AR_out),.d(IB),.clk(clock),.ce(ARce),.n_reset(n_reset))。 buffer (ADDRWIDTH) AR_AB(.q(AB), .d(AR_out), .oe(ARoe_AB))。 buffer (ADDRWIDTH) AR_IB(.q(IB), .d(AR_out), .oe(ARoe_IB))。 //IR //IR 寄存器的實(shí)例化 R (DATAWIDTH) IR(.q(IR_out),.d(IB),.clk(clock),.ce(IRce),.n_reset(n_reset))。 //PC PC PC(.d(IB), .q(PC_out), .n_reset(n_reset), .clk(clock), .ce(PCce), .PCinc(PCinc))。 buffer (DATAWIDTH) PC_buffer(.q(IB), .d(PC_out), .oe(PCoe))。 //DR DR (DATAWIDTH) DR(.q(DR_out), .data_IB(IB), .data_DB(DB), .clk(clock), .DRce_IB(DRce_IB), .DRce_DB(DRce_DB), .n_reset(n_reset))。 buffer (DATAWIDTH) DR_DB(.q(DB), .d(DR_out), .oe(DRoe_DB))。 buffer (DATAWIDTH) DR_IB(.q(IB), .d(DR_out), .oe(DRoe_IB))。 三、驗(yàn)證 測(cè)試內(nèi)容： ADD 運(yùn)算 運(yùn)行數(shù)據(jù)： 內(nèi)存地址 (H)
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