【正文】 VGA display based on the logic analyzer module block diagram 雙口RAM存儲模塊雙口RAM是在1個SRAM存儲器上具有兩套完全獨立的數(shù)據線、地址線和讀寫控制線，并允許兩個獨立的系統(tǒng)同時對其進行隨機性訪問的存儲器，即共享式多端口存儲器。1個存儲器配備兩套獨立的地址、數(shù)據和控制線，允許兩個獨立的CPU或控制器同時異步地訪問存儲單元。（1）模塊設計要求系統(tǒng)工作時，采集到的數(shù)據需要及時存儲。根據功能的要求，將數(shù)據的存儲寬度設為10位，存儲的深度設定為1024。顯示采樣數(shù)據的時候，則根據行場掃描的情況，從相應的地址單元讀出在RAM中存儲的數(shù)據。對應含10位的輸入輸出數(shù)據通道；寫地址和寫時鐘及控制信號；讀地址和讀時鐘及控制信號。 雙口RAM存儲模塊Fig. dualport RAM memory module VGA驅動模塊VGA驅動模塊的設計,實質就是完成 VGA 顯示的功能:：(1)在一定的工作頻率下,產生正確的時序關系(工作時鐘信號，HSyn 水平同步信號，VSyn 垂直同步信號，消隱信號之間的關系) ；(2)在正確時序的控制下讀出幀緩存中的像素數(shù)據,同時在當前幀顯示完畢時,向 DPRAM控制器發(fā)信號,使 DPRAM 控制器能夠及時刷新幀緩存中的像素數(shù)據。水平有效顯示區(qū)寬度與垂直有效顯示區(qū)寬度邏輯與的區(qū)域為可視區(qū)域，其他區(qū)域為消隱區(qū)。掃描從屏幕的左上方開始，從左到右，從上到下進行，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間，CRT 對電子束進行消隱。（1）掃描的方式行掃描從每一行的左邊開始，每一個時鐘周期，對應該行上的一個像素點。 行掃描時序Fig. Line scan timing行掃描過程中，每個時隙，對應的時鐘間隔（像素數(shù)量）。當行掃描完成一次時，以行掃描的溢出信號作為時鐘，每一個時鐘周期，對應屏幕上的一行。 場掃描時序Fig. Field scanning timing場掃描過程中，每一個時隙間隔， 場掃描時序（單位：像素） Field scanning sequence (unit: pixels)Ta(場同步頭)TbTcTd(場圖像)TfTg(場周期)22584802525（2）掃描的范圍由行掃描和場掃描時序可知，VGA工作時，行掃描一次是一行上的800個像素點，場掃描是525行。其他的區(qū)域，是顯示消隱期間。256色VGA接口，提供8位數(shù)據輸入，包含三基色信號R、G、B信號，分別為R：3位；G：3位；B：2位，總共可以顯示28=256種顏色。 常見顏色編碼表Tabl Common colorcoded table顏色黑藍紅紫綠青黃白R00110011G00001111B01010101數(shù)據編碼0x000x030xE00xE30x1C0x1F0xFC0xFF行場掃描在消隱區(qū)間時，輸出的消隱信號值為“0x00”,即對應黑色的編碼。例如其中一個波形數(shù)據為10’b10_0011_1110，則表示第1~9 通道采樣為高電平，第0、6~8 通道采樣為低電平。假設有如表 所列的一組波形數(shù)據，其對應的波形圖如圖 所示。 示例波形數(shù)據 Sample waveform data地址01234567891011121314151617…波形數(shù)據D0011101001110001001…｜｜||||||||||| ||||||…D9000011110000111100… CH0通道波形Fig. CH0 channel waveform行掃描計數(shù)器和雙口 RAM 的地址是同步的，也即每掃描一個像素點，雙口RAM 地址也加一。這樣一來完整的波形就能顯示出來。（2） 顯示區(qū)域劃分本設計的VGA 驅動程序驅動VGA 顯示器時顯示的分辨率為640 480，因為總共有10個通道，所以垂直部分分成10 行，每行48 個像素點高度，波形顯示的范圍為32 個像素點，剩下上下各8 個像素點做為各通道的隔離部分。操作按鍵共有8個。觸發(fā)采樣時，若為單次觸發(fā)，則當觸發(fā)條件滿足時即啟動一次信號的采集存儲過程，之后就不再觸發(fā)采樣，直到有新的操作（按鍵操作）；若為連續(xù)觸發(fā)，則當觸發(fā)條件滿足時即啟動一次信號的采集存儲過程，若再次滿足觸發(fā)條件時，再啟動一次采集存儲過程，如此重復。不同采樣頻率可以通過按（KEY5）選擇，顯示于數(shù)碼管8。（1）按鍵輸入部分系統(tǒng)設置了8路按鍵KEY0—KEY7，按鍵下降沿有效。第1位和第2位固定顯示“CH”，是通道“Channel”的簡寫。第4位顯示信號觸發(fā)方式，可通過KEY1鍵在0—5之間循環(huán)切換。第8位顯示為采樣頻率代碼值。通道的選擇：按KEY0鍵，選擇觸發(fā)通道。觸發(fā)方式選擇：按KEY1鍵，選擇觸發(fā)模式。時間標線的左移/右移：按KEY2鍵不放，時間標線向左移動，顯示左半邊屏幕范圍內的圖像；按KEY3鍵不放，時間標線向右移動，顯示右半邊屏幕范圍內的圖像，主要用于觀察水平方向超出640個水平像素點以外的信息部分。采樣頻率的選擇：按KEY4鍵，選擇采樣頻率。觸發(fā)模式選擇：KEY5鍵啟動單次觸發(fā)，KEY6鍵啟動連續(xù)觸發(fā)，KEY8停止觸發(fā)。輸入到通道5，通道3輸入一個4096Hz的方波信號，作為參考信號。 采樣頻率為50KHz時采樣到的串口數(shù)據Fig. The sampling frequency of 50KHz sampling to serial data6 總結及展望一、總結1 、電路結構的簡化：在設計過程中，原計劃采用專用的VGA解碼芯片CH7013BD，進行DA數(shù)據的轉換，以期顯示豐富的顏色。這種改變，節(jié)約了成本，同時也降低了設計的難度，外圍電路相對較簡潔，制作調試也比較方便，是一個比較好的方法。其次，在設計的過程中，注意分析總結，發(fā)現(xiàn)其中的規(guī)律，如在設計屏幕顯示過程中，如考慮每行每個像素點的顯示，則顯示過程復雜。在設計過程中針對不同類型的數(shù)據，采用簡單的分類語句，即可完成顯示任務。QUARTUS II平臺的兆模塊生成功能，簡化了設計，成熟的功能仿真，能發(fā)現(xiàn)每一個時序之間的微小差別，使設計者能隨時檢驗程序的差錯之處，并進行改進。這些觸發(fā)模式，在數(shù)字邏輯系統(tǒng)的開發(fā)中，也是很實用的。增加采樣深度：存儲深度是影響邏輯分析儀性能的主要指標，本設計采取的存儲深度為1024B。小型化：選用VGA顯示器，作為采樣結果的顯示終端，降低了設計的成本，但同時也存在一個體積大，移動不方便的問題。參 考 文 獻[1] 劉威，石彥杰，,：50～52.[2] 張亞平，賀占莊. 基于FPGA的VGA顯示模塊設計. 計算機技術與發(fā)展, ：242～245.[3] 孫艷，孫愛良，,:107～106.[4] Altera Corporation. Quick Start Guide For Quartus II Software, 2006[5] 閭琳，汪道輝. 基于FPGA的虛擬邏輯分析儀設計與實現(xiàn). 電子技術應用, :85～87.[6] Quartus II Handbook. [7] .［碩士學位論文］.成都：四川大學檢測技術與自動化裝置，2006.[8] （二）.廣州：廣州致遠有限公司，2007.[9] 潘松，（第二版）.北京：清華大學出版社科學出版社.[10], ：42～43.[11] 李貴華，夏磊，,：138～139.[12] 陳志生，陳景賢. ，: 187189[13] Cyclone II Device Family Data Sheet. [14] Altera Corporation. 關于CycloneⅡ，: 4243[15] [16] 王亮，李正，寧婷婷等. ，: 275～277 [17] Ⅱ的嵌入式邏輯分析儀硬件系統(tǒng)設計:[碩士學位論文].西安：西安電子科技大學生物醫(yī)學工程,2007[18] 許浩，宋躍，余熾業(yè)，汪振. 一種基于FPGA/，: 115～117[19] 賈然，王佞. ，: 10[20] 張陽，陳家勝. (工程技術版)，2008. 02: 79～80[21] 閆曉艷，曾光宇. ，: 243～244