【正文】 明文位寬不可能完全一致，有可能高于或低于分組長度，鑒于現(xiàn)實應用的多樣性， AES 加密算法就有必要應用不同的工作模式，這樣才能達到最優(yōu)的工作效率。 事實上，工作模式的問世要遠遠早于 AES，要上溯到 19 世紀 80 年代。由于篇幅有限，本文只對以上幾種工作模式作簡要說明。由于 AES 加密算法的特性，決定了電子密碼本模式只能在明文分組較少的實例中擁有良好表現(xiàn)，一旦碰到分組數量較多且重 復率較高的情況， ECB 模式速度快的優(yōu)勢就無法彌補其安全隱患的缺陷了。該模式的流水線是串行模式，加密結構牽一發(fā)而動全身，明文分組的一絲變化，都會導致密文分組的連鎖反應。然后將該 8 比 特的數據移動到隊列的最后，其它位依次左移動 8個比特。 4) 輸出反饋模式（ OFB） 輸出反饋模式相較于 CFB，變塊密碼為流密碼就是輸出反饋模式最大的特點，其它基本與 CFB 模式相仿。 AES算法的整體結構 AES 加密算法為替代 /置換（ SP）型網絡結構，輪變換的輪函數由以下三層組成： 東南大學成賢學院畢業(yè)論文 11 ① S 層（非線性層）：由字節(jié)代換函數（ SubBytes）組成，進行非線性 S 盒 變換，起混淆作用，確保達到掩蓋明文、密文、密鑰關系的目的。 ③密鑰加層：進行輪密鑰加變換（ AddRoundKey），控制子密鑰的產生，使明文與擴展出的密鑰更有效地結合。對加密和解密操作，算法從輪密鑰加開始，接下來執(zhí)行 9 輪迭代運算，每一輪都包含字節(jié)代換、行移位、列混淆、輪密相加這四個階段的 代換，最后 1 輪運算只包含字節(jié)代換、行移位、輪密相加這三個階段。解密過程中，對字節(jié)代換、行移位變換和列混淆變換，它們分別使用相對應的逆函數。 事實上 AES 的加密過程和解密過程相類似，加密過程是正運算，解密過程就是相應的逆運算。 圖 23 明文分組長度為 128bit，輪數為 10 的 AES 加、解密流程圖 輪密相加 明 文 輪密相加 字節(jié)代換 行變換 列變換 輪密相加 字節(jié)代換 行變換 列變換 輪密相加 字節(jié)代換 行變換 輪密相加 逆向行變換 逆向字節(jié)代換 輪密相加 逆向列變換 逆向行變換 逆向字節(jié)代換 輪密相加 逆向列變換 輪密相加 逆向字節(jié)代換 逆向行變換 擴展密鑰 密 鑰 明 文 密 文 密 文 第一輪 第九輪 第十輪 第一輪 第九輪 第十輪 …… …… 東南大學成賢學院畢業(yè)論文 12 本章總結 本章節(jié)著重介紹了 AES 加密算法的工作原理，從其數學理論基礎，到 AES 加密算法的模塊介紹，再到其總體工作流程的剖析，全方位地展示了 AES 加密算法的基本結構。全方位地闡述了 AES 算法的工作原理。 東南大學成賢學院畢業(yè)論文 13 第三章 AES 算法模塊的設計及仿 真 開發(fā)環(huán)境介紹 硬件描述語言 (HDL)介紹 硬件描述語言即 Hardware Description Language，簡稱 HDL。它不僅用于描述已有的電路，還可通過對預期功能的描述達到設計電路的目的。硬件描述語言發(fā)展至今，已經衍生出了多種針對于不同應用目的硬件描述語言。最終， VHDL 和 VerilogHDL 在優(yōu)勝劣汰中生存了下來，并先后成為 IEEE 標準。相比較于其它仿真軟件， Modelsim 只靠著一個內核就可以同時兼容 VHDL、Verilog HDL 兩種語言的仿真，這一優(yōu)勢可謂獨樹一幟， 無人能及。個性化的圖形界面以及可自由配置的用戶接口等因素都讓 Modelsim 成為仿真軟件的首選。 Key Expansion 模塊是密鑰擴展模塊，主要作用是完成密鑰的擴展和子密鑰的輸出。其總體架構如圖 31 所示。 AES 加密電路仿真波形如圖 33 所示。另外，與 AES 其它模塊一樣，位變換是可逆的。位變換模塊外部接口如圖 35 所示。 S 盒模塊（ Sbox）仿真波形如圖 37 所示 。MixColumns 是列的變換，它包括 word_mixcolumn 模塊，然而每個 word_mixcolumn 又包括 4 個byte_mixcolumn。另外，由于 shiftrows 模塊是一個簡單的以字節(jié)為單位的循環(huán)移動過程，所以該模塊可以在列混合變換模塊中體現(xiàn)，從而節(jié)省空間，提高運算效率。 clk reset start_i data_i[127...0] decrypt_i sbox_data_i[7...0] ready_o data_o[127...0] sbox_data_o[7...0] sbox_decrypt_o 東南大學成賢學院畢業(yè)論文 17 圖 38 列混合變換過程 圖 39 列混合變換 Mixcolumns 模塊外部接口 圖 310 列混合變換 Mixcolumns 模塊仿真波形 密 鑰擴展模塊設計 keysched 密鑰擴展模塊是整個 AES 加密電路中比不可少的一部分， AES 算法的可靠性就是依賴于密鑰的保密程度。密鑰的擴展根據擴展時序又能夠被分成非并行擴展和并行擴展。 非并行擴展：子密鑰生成和輪運算過程是不同步的，密鑰擴展模塊單獨運行，并將生成的各輪子密鑰進行存儲，然后供各輪加解密運算使用。同時解密過程還需要與之匹配的解密密鑰的擴展電路，這就造成了一定的資源浪費。密鑰擴展模塊狀態(tài)機及外部接口分別如圖 31312 所示，仿真波形如圖 313 所示。驗證過程的原理如圖 314 所示。 000 100 001 010 011 clk reset start_i last_key_i[127...0] round_i[3...0] sbox_data_i[7...0] ready_o sbox_access_o sbox_data_o[7...0] sbox_decrypt_o new_key_o[127...0] 東南大學成賢學院畢業(yè)論文 19 圖 314 Testbench 驗證原理圖 圖 315 Testbench 仿真波形 AES 1 AES 2 激 勵 算法轉換 檢 查 輸 出 結 果 東南大學成賢學院畢業(yè)論文 20 第四章 AES 加密系統(tǒng)的綜合與布局 布線 綜合及布線開發(fā)工具的介紹 Synopsys DC Design Compile，簡稱 DC，它是 synopsys 的綜合軟件和優(yōu)化工具，它能夠把寄存器 (RTL)級的代碼轉化為門級網表。轉譯是軟件根據預設自動地將硬件描述語言翻譯成與其相對應的功能模塊（包括模塊之間的拓撲結構）的過程。映射：綜合器根據外部施加的一定條件（包括時序和電路面積的限制等），從已知的工藝庫中搜索符合條件的元器件來組成實際電路。 Synopsys Astro Synopsys Astro 是 一個 優(yōu)化、布局、布線的設計環(huán)境 ，它是 為超深亞微米（ UDSM） IC 設計 訂制的 。 得益于 Synopsys 的兩項新技術（ PhySiSys和 Milkyway DUO 結構 ）， Astro 擁有優(yōu)秀的優(yōu)化及布局布線能力。 DesignCompiler可以針對層次化的組合電路或者時序電路的速度、面積和可布性進行優(yōu)化，按照所定義的電路的測量特征所達到的目標， DC 綜合一個電路并將其放入目標庫，這樣可以生成適用于計算機輔助設計工程（ CAE）工具的原理圖或網表。 DC 生成的門級電路和報告 如圖 4 4 4 44 所示，為 DC 綜合后的門級電路圖。 圖 45 面積報告 圖 46 規(guī)則約束報告 東南大學成賢學院畢業(yè)論文 23 圖 47 時序報告 Astro 版圖生成流程 一、 準備 Verilog SDC 文件 ； 二、布局規(guī)劃 TDF 文件 FloorplanDesignSetup PadFiller 單元 PadRing Macro 單元 ； 三、布局 ，同時進行第一次優(yōu)化 ； 四、時鐘 和 綜合 clockskewTiming ； 五、布線 進行一次全局布線 ； Astro 生成的版圖 如圖 48 所示，為 AES 加密電路的最終版圖。所有的這一切都是信息化時代最鮮明的標志，與此同時，數據的安全性越來越被人們重視，不能保證數據的安全，信息化就只能舉步維艱。并用 ASIC 方法實現(xiàn) AES 加密電路。 通過查閱資料，對 AES 加密算法進行了從數學基礎到算法流程的詳細的研究，并將 AES 加密算法分成 7 個模塊。最后利用 Synopsys DC 和 Astro 分別完成 AES 加密電路的綜合和布局布線工作，得到最終的 AES加密電路的版圖。 AES 是經過長期的實踐經驗檢驗的現(xiàn)今最高 的加密標準。密碼學的研究從來沒有停止，隨著時間的推進，技術的發(fā)展，相信未來密碼學會有新的突破。當我終于從考研、畢設、找工作這一件件瑣事中抽身而出時，才發(fā)現(xiàn) 四年的大學生活已然走到盡頭。感慨過后，還是重回到本篇論文，就好像一場青春舞臺劇臨近結束時，總要獻上一段謝幕詞一樣，在此首先要感謝畢設的責任導師王剛老師，王老師工作認真，理論知識淵博，他嚴謹的指導方式都讓我受益匪淺。其次還要感謝陳煥駒同學，由于我們的課題都是關于 AES 加密算法，畢設過程中遇到好多問題，都是在相互討論中才得以解決的。 東南大學成賢學院畢業(yè)論文 27 參考文獻 [1] 集成電路 CAD 與實踐，李冰編著，電子工業(yè)出版社， 20xx [2] AES 算法的安全性分析及其優(yōu)化改進，賈旭，吉林大學， 20xx [3] 基于 VERILOG 的 AES 加密算法的實現(xiàn)，虞歡，東南大學 [4] AES 算法原理及其實現(xiàn)，何明星，西南交通大學計算機與通信工程學院，林昊，四川工 業(yè)學院計算機 科學與工程系 [5] Thongkhome, K. 。 Choomchuay, S. A FPGA design of AES core Architecture for portable hard disk [C]. Proc of Eighth International Joint Conference on Computer Science and Software Engineering , 20xx. 223 – 228. [6] 新一代數據加密標準 —— AES，王先培，張愛菊，熊平，張?。ㄎ錆h大學電子信息學院， 武漢 430072） [7] 針對 AES 加密算法的研究及其 FPGA 實現(xiàn)，王亮，上海師范大學， 20xx [8] AES 加密算法的 FPGA 高速設計 ,邵金祥 ,西南石油學院， 20xx [9] FPGA 系統(tǒng)設計與實踐，黃智偉主編，電子工業(yè)出版社， 20xx [10] 集成電路設計寶典，李貴宏、謝世鍵編著，電子工業(yè)出版社， 20xx [11] 簡評 AES 工作模式，吳文玲，中國科學院軟件研究所，中國科學院信息安全技術工程 研究中心 [12] CMOS 電路設計布局與仿真， [美 ] Baker 等著，陳中建主譯，機械工業(yè)出版社， 20xx [13] LIB: CSMC Mixed Signal Analog Process Design Kit CADC0001 6A11 [14] 基于 AES 算法的 FPGA 實現(xiàn)技術研究，張悅，段哲民，吳曉成，西北工業(yè)大學 [15] 加密算法的四種主要模式，何畏，合肥工業(yè)大學管理學院， 230009