【正文】 `RD QC1`SD `QD `RD QC1`SD `QD `RD QC1`SD `QCP1179。11179。1amp。1amp。D `RD QC1`SD `QD `RD QC1`SD `QD `RD QC1`SD `Q ，試作出QA，QB，QC，QD，QCC的波形。位數(shù)表示位線(xiàn)的個(gè)數(shù)。因此存儲(chǔ)容量用“字?jǐn)?shù)位數(shù)”表示。它們的不同之處在于存儲(chǔ)單元的寫(xiě)入和擦除方式不同。適于存儲(chǔ)中、小批量生產(chǎn)的程序和數(shù)據(jù)；EPROM數(shù)據(jù)可通過(guò)紫外線(xiàn)擦除，重新寫(xiě)入。適用于開(kāi)發(fā)研制階段存儲(chǔ)數(shù)據(jù)和程序，并可經(jīng)常修改；E2PROM數(shù)據(jù)可通過(guò)電擦除，因此在工作時(shí)間可隨時(shí)擦寫(xiě)。適合于信息量不大，經(jīng)常要改寫(xiě)，掉電后仍保存的場(chǎng)合。m(3,4,5,7) F3(A,B,C)=`A`B`C+`A`BC+`ABC+AB`C+ABC解：111ABCF1F2F3 用適當(dāng)規(guī)模PROM設(shè)計(jì)2位全加器，輸入被加數(shù)及加數(shù)分別為a2a1和b2b1，低位來(lái)的進(jìn)位是CI，輸出本位和229。1以及向高位的進(jìn)位CO2。211b2a2CI229。（2）4位二進(jìn)制格雷碼轉(zhuǎn)換成二進(jìn)制自然碼。ROM適用于存放固定信息；RAM適用于存放暫存信息。 試用5位擴(kuò)展方法將兩片2564位的RAM組成一個(gè)2568的RAM，畫(huà)出電路圖。串行存儲(chǔ)器根據(jù)不同可分為哪幾種形式？根據(jù)移位寄存器采用的類(lèi)型不同又分為哪幾種？ 答：（1） SAM工作時(shí)既可讀出又可寫(xiě)入，這一點(diǎn)相當(dāng)于RAM而不同于ROM，但RAM可對(duì)位讀寫(xiě)，而SAM中數(shù)據(jù)是按次序串行寫(xiě)入或讀出，讀寫(xiě)時(shí)間較長(zhǎng)，但是是非破壞性讀寫(xiě)。 （3） 可分為MOS移位寄存器型SAM和CCD移位寄存器型SAM。按集成度分類(lèi)，PLD器件可分為低密度可編程邏輯器件（LDPLD）和高密度可編程邏輯器件（HDPLD）兩種。 PLA、PAL、GAL和FPGA等主要PLD器件的基本結(jié)構(gòu)是什么？解：PLA的與陣列、或陣列都可編程；PAL的與陣列可編程、或陣列固定、輸出結(jié)構(gòu)固定；GAL的與陣列可編程、或陣列固定、輸出結(jié)構(gòu)可由用戶(hù)編程定義；FPGA由CLB、IR、IOB和SRAM構(gòu)成。 PAL器件的輸出與反饋結(jié)構(gòu)有哪幾種？各有什么特點(diǎn)？解：PAL器件的輸出與反饋結(jié)構(gòu)有以下幾種：（1） 專(zhuān)用輸出結(jié)構(gòu)：輸出端為一個(gè)或門(mén)或者或非門(mén)或者互補(bǔ)輸出結(jié)構(gòu)。（3） 寄存器輸出結(jié)構(gòu)：輸出端具有輸出三態(tài)緩沖器和D觸發(fā)器，且D觸發(fā)器的端又反饋至與陣列。 。工作時(shí)，11腳接低電平。為簡(jiǎn)化作圖，所有輸入端交叉點(diǎn)上的“”不再畫(huà)，而改用與門(mén)符號(hào)里面的“”代替。 GAL和PAL有哪些異同之處？各有哪些突出特點(diǎn)？解：GAL和PAL相同之處：基本結(jié)構(gòu)都是與陣列可編程，或陣列固定的PLD。突出特點(diǎn)：用PAL器件設(shè)計(jì)電路時(shí)，不同的應(yīng)用場(chǎng)合，應(yīng)選用不同型號(hào)的PAL器件，且相當(dāng)一部分的PAL器件為一次性編程。 GAL16V8的OLMC有哪幾種具體配置？解：在SYN、AC0、AC1（n）的控制下，OLMC可配置成5種不同的工作模式：（1） SYN=1，AC0=0，AC1（n）=1時(shí)，為專(zhuān)用輸入模式；（2） SYN=1，AC0=0，AC1（n）=0時(shí)，為專(zhuān)用組合輸出模式；（3） SYN=1，AC0=1，AC1（n）=1時(shí)，為反饋組合輸出模式；（4） SYN=0，AC0=1，AC1（n）=1時(shí)，為時(shí)序電路中的組合輸出模式；（5） SYN=0，AC0=1，AC1（n）=0時(shí)，為寄存器輸出模式； ispGAL16Z8在結(jié)構(gòu)上與GAL16V8相比有哪些異同之處？解：ispGAL16Z8除了包含有GAL16V8的結(jié)構(gòu)外，比GAL16V8增加了4條引線(xiàn)：數(shù)據(jù)時(shí)鐘DCLK，串行數(shù)據(jù)輸入SDI，串行數(shù)據(jù)輸出SDO及方式控制MODE；增加了與編程有關(guān)的附加控制邏輯和移位寄存器。電子標(biāo)簽最多可由8個(gè)字節(jié)的任意字符組成。 GAL16V8用作時(shí)序邏輯設(shè)計(jì)時(shí)，其時(shí)鐘和輸出使能信號(hào)怎樣加入？輸出使能信號(hào)是高電平有效還是低電平有效？解：GAL16V8用作時(shí)序邏輯設(shè)計(jì)時(shí)，1腳接時(shí)鐘信號(hào)CLK，11腳接輸出使能信號(hào)，為低電平有效。令F1= PT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT7，用2個(gè)OLMC來(lái)實(shí)現(xiàn)函數(shù)F（此時(shí)GAL16V8的OLMC工作在反饋組合輸出模式，最多能實(shí)現(xiàn)7個(gè)乘積項(xiàng)相加），一個(gè)OLMC實(shí)現(xiàn)7個(gè)乘積項(xiàng)相加（即函數(shù)F1），從相應(yīng)的芯片引腳輸出并反饋到與陣列，使F1作為一個(gè)輸入項(xiàng)，另一個(gè)OLMC實(shí)現(xiàn)F1和PTPT9相加，從相應(yīng)的芯片引腳輸出，從而實(shí)現(xiàn)函數(shù)F。CLB用來(lái)實(shí)現(xiàn)規(guī)模不大的組合或時(shí)序邏輯電路；IOB用來(lái)連接內(nèi)部邏輯電路與芯片外部引出腳；IR用來(lái)連接CLB與CLB，CLB與IOB，實(shí)現(xiàn)復(fù)雜的邏輯功能；SRAM存放編程數(shù)據(jù)。能夠?qū)崿F(xiàn)4變量組合邏輯函數(shù)、或兩個(gè)3變量的組合邏輯函數(shù)、或含有A、B、C、D、Q五個(gè)變量的組合邏輯函數(shù)。 XC2000系列的IR有哪幾種形式？分別起什么作用？解：XC2000系列的IR可分為三類(lèi)：金屬線(xiàn)、開(kāi)關(guān)矩陣和可編程連接點(diǎn)。 ispLSI器件在結(jié)構(gòu)上分為幾個(gè)部分？解：ispLSI器件在結(jié)構(gòu)上分為5個(gè)部分：通用邏輯模塊（GLB）、集總布線(xiàn)區(qū)（GRP）、輸出布線(xiàn)區(qū)（ORP）、輸入/輸出單元（IOC）和時(shí)鐘分配網(wǎng)絡(luò)。與陣列：形成20個(gè)乘積項(xiàng)。4輸出邏輯宏單元：用于實(shí)現(xiàn)組合輸出或時(shí)序輸出。 ispLSI器件中乘積項(xiàng)有多種用途，請(qǐng)列出ispLSI 1000 系列20個(gè)乘積項(xiàng)的功能。乘積項(xiàng)12，17，18，19可不加入相應(yīng)的或門(mén)，乘積項(xiàng)12用作乘積項(xiàng)時(shí)鐘或復(fù)位信號(hào)，乘積項(xiàng)19可用作復(fù)位信號(hào)或輸出使能信號(hào)。？與其它HDL語(yǔ)言相比，用VHDL語(yǔ)言設(shè)計(jì)電子線(xiàn)路有什么優(yōu)點(diǎn)？解：可以描述硬件電路的功能，信號(hào)連接關(guān)系及定時(shí)關(guān)系的一種語(yǔ)言，稱(chēng)為硬件描述語(yǔ)言。易于將VHDL代碼在不向的工作平臺(tái)（如工作站和PC機(jī)）和開(kāi)發(fā)工具之間交換。設(shè)計(jì)者可以專(zhuān)心致力于其功能，即需求規(guī)范的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。VHDL語(yǔ)言可以支持自上而下（Top Down）和基于庫(kù)（LibraryBased）的設(shè)計(jì)方法，支持同步電路、異步電路、FPGA以及其它隨機(jī)電路的設(shè)計(jì)。VHDL語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直至門(mén)級(jí)電路。 試簡(jiǎn)述用VHDL語(yǔ)言設(shè)計(jì)電子線(xiàn)路的一般流程。分5步進(jìn)行。第2步：行為級(jí)描述和仿真。第4步：邏輯綜合。 VHDL語(yǔ)言由幾個(gè)設(shè)計(jì)單元組成？分別是什么？哪些部分是可以單獨(dú)編譯的源設(shè)計(jì)單元？解：VHDL語(yǔ)言由實(shí)體（entity）、結(jié)構(gòu)體（architecture）、配置（configuration）、包集合（package）和庫(kù)（library）5個(gè)部分組成。 對(duì)下面的功能寫(xiě)一個(gè)實(shí)體(ponent_a)和一個(gè)結(jié)構(gòu)體(rtl) d_out ＝ (a_in and b_in) and c_in 。解：entity ponent_a isport (a_in,b_in,c_in : in std_logic。end ponent_a。end rtl。包體(body)由包頭中指定的函數(shù)和過(guò)程的程序體組成，描述包頭中所說(shuō)明的子程序（即函數(shù)和過(guò)程）的行為，包體可以與元件的一個(gè)architecture類(lèi)比。VHDL標(biāo)準(zhǔn)中規(guī)定工作庫(kù)work、標(biāo)準(zhǔn)庫(kù)std及std庫(kù)中的standard程序包總是可見(jiàn)的。變量是一個(gè)局部量，用來(lái)暫時(shí)保存信息，與硬件之間沒(méi)有對(duì)應(yīng)關(guān)系。 變量和信號(hào)在描述和使用時(shí)有哪些主要區(qū)別？解：變量只能在進(jìn)程（process）和子程序（包括函數(shù)（function）和過(guò)程（procedure）兩種）中說(shuō)明和使用；是一個(gè)局部量，不能將信息帶出對(duì)它做出定義的當(dāng)前設(shè)計(jì)單元；用來(lái)暫時(shí)保存信息，與硬件之間沒(méi)有對(duì)應(yīng)關(guān)系；對(duì)變量的賦值是立即生效的，不存在任何的延時(shí)行為；賦值符號(hào)為“:=”。 bit和std_logic兩種數(shù)據(jù)類(lèi)型有什么區(qū)別？解：數(shù)據(jù)類(lèi)型 bit 只有兩種取值‘0’和 ‘1’；數(shù)據(jù)類(lèi)型 std_logic 有9種取值，分別是‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘’；其中，‘U’ – Uninitialized （未定）‘X’ Forcing Unknown（強(qiáng)未知）‘0’ Forcing 0（強(qiáng)0）‘1’ Forcing 1（強(qiáng)1）‘Z’ High Impedance（高阻）‘W’ Weak Unknown（弱未知）‘L’ Weak 0（弱0）‘H’ Weak 1（弱1）‘’ Don’t care（無(wú)關(guān)，即不可能情況） VHDL語(yǔ)言中，以下3個(gè)表達(dá)式是否等效？為什么？ a ＜= not b and (c or d)。a ＜= not (b and c) or d。 進(jìn)程（process）的啟動(dòng)條件是什么？解：為啟動(dòng)進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一個(gè)顯式的敏感信號(hào)表或包含一個(gè)wait語(yǔ)句，即只有敏感信號(hào)表中或wait語(yǔ)句后的敏感信號(hào)發(fā)生變化，進(jìn)程才被啟動(dòng)。元件可以嵌套，即低層元件又可以包含更低一層的元件。利用層次化描述方法可以將已有的設(shè)計(jì)成果方便地用到新的設(shè)計(jì)中，大大提高設(shè)計(jì)效率。解：entity top is port(a，b，c，d：in std_logic；q：out std_logic)；end top；architecture hierarchy_top of top is ponent c1 port(a，b：in std_logic；q1：out std_logic)； end ponent。 signal il，i2：std_logic；begin u1：c1 port map(a，b，il)； u2：c1 port map(c，d，i2)； u3：c2 port map(i1，i2，q)；end hierarchy_top； 試用case語(yǔ)句設(shè)計(jì)一個(gè)四——十六線(xiàn)譯碼器。use 。 a: in std_logic_vector(3 downto 0)。end deco_4_16。begin process(en,a)beginif (en=39。) then case a iswhen 0000 = temp_out=1111111111111110。when 0010 = temp_out=1111111111111011。when 0100 = temp_out=1111111111101111。when 0110 = temp_out=1111111110111111。when 1000 = temp_out=1111111011111111。when 1010 = temp_out=1111101111111111。when 1100 = temp_out=1110111111111111。when 1110 = temp_out=1011111111111111。when others = temp_out=1111。elsetemp_out = 1111111111111111。y = temp_out。end rtl。(2) 用case語(yǔ)句。(1) 用if 語(yǔ)句。use 。 q: out std_logic_vector(1 downto 0))。architecture ponent_1_if_rtl of ponent_1_if isbegin process(a,b,sel)beginif (sel=00) then q= a nand b。elsif (sel=10) then q= a nor b。elseq= XX。end process。（2）用case語(yǔ)句。略 試述系統(tǒng)算法流程圖和 ASM圖的相同和相異處，它們之間的關(guān)系如何?解：相同點(diǎn)：它們都是描述數(shù)字系統(tǒng)功能最普通且常用的工具。不同點(diǎn)：算法流程圖是一種事件驅(qū)動(dòng)的流程圖，只表示事件發(fā)生的先后，與系統(tǒng)時(shí)序無(wú)關(guān)。算法流程圖的傳輸框可能對(duì)應(yīng)ASM圖中的一個(gè)或幾個(gè)狀態(tài)框，即控制器的狀態(tài)。轉(zhuǎn)換原則有3條：原則1：在ASM圖的起始點(diǎn)應(yīng)安排一個(gè)狀態(tài)框。原則3：如果判斷框中的轉(zhuǎn)移條件受前一個(gè)寄存器操作的影響，應(yīng)在它們之間安排一個(gè)狀態(tài)框。試按上述條件畫(huà)出一個(gè)部分ASM圖。T2 試分別畫(huà)出滿(mǎn)足下列狀態(tài)轉(zhuǎn)換要求的數(shù)字系統(tǒng)的ASM圖： (1)如果X＝0，控制器從狀態(tài)Tl變到狀態(tài)T2；如果X＝1，產(chǎn)生一個(gè)條件操作．并從狀態(tài)T1變到狀態(tài)T2。 (3)在T1狀態(tài)下，若XY＝00，變到狀態(tài)T2；若XY＝0l，變到狀態(tài)T3；若XY＝10，變到狀態(tài)T1；否則變到狀T4。試用每態(tài)一個(gè)觸發(fā)器的方法實(shí)現(xiàn)系統(tǒng)控制器。請(qǐng)完成下列問(wèn)題(1)試畫(huà)出等效的ASM圖(狀態(tài)框是空的)；(2)用數(shù)據(jù)選擇器和譯碼器實(shí)現(xiàn)控制器。解：略 ，寫(xiě)出控制器狀態(tài)轉(zhuǎn)移圖，畫(huà)出控制器電路。180。180。/000T1T001180。/000180。00/000180。180。/100180。180。/100180。1180。01/010T2T4180。180。/0100180。 ，請(qǐng)畫(huà)出簡(jiǎn)化后的ASM圖。解：增加程序如下：該系統(tǒng)的ASM圖：S0Z=