【正文】 較好地保護(hù)邊界，但對(duì)圖像中的細(xì)節(jié)處理不理想。這也是中值濾波的一個(gè)比較大的缺點(diǎn)。 (4)小波域去噪的圖像，只有當(dāng)閾值選擇合適，才能使質(zhì)量明顯好轉(zhuǎn)信噪比有較大的提高。 (5) LUM 濾波器由于是基于平滑與銳化，所有說(shuō)是可以突出圖像中模 糊的部分，它可以用來(lái)處理經(jīng)過(guò)均值濾波、中值濾波和維納濾波后的圖像，而且通過(guò)對(duì) LUM 濾波器中的兩個(gè)參數(shù)進(jìn)行設(shè)置，就可以實(shí)現(xiàn)理想濾波了。而小波域去噪雖然能很好地實(shí)現(xiàn)噪聲地去除，但在實(shí)現(xiàn)上和對(duì)閾值的選取上有很多的要求，實(shí)現(xiàn)起來(lái)比較地繁瑣。綜上所述， 這次設(shè)計(jì)選取中值濾膜來(lái)實(shí)現(xiàn)圖像的降噪，因?yàn)槿绻?3 3 窗口的中值濾波去處理帶有噪聲的圖像，那么由于窗口很小，那么所損失的圖像的信息就很少，而且對(duì)圖像也不會(huì)造成很明顯的模糊，所以選擇中值濾波進(jìn)行設(shè)計(jì)。而且 LUM 濾波器現(xiàn)在的技術(shù)也比較成熟了，所以這里就用中值濾波來(lái)實(shí)現(xiàn)圖像去噪，而且用 SOPC 技術(shù)來(lái)實(shí)現(xiàn)圖像降噪現(xiàn)在也十分流行。 西南科技大學(xué)本科生畢業(yè)論文 17 圖 31原始圖像 圖 32 加上椒鹽噪聲的圖像 圖 33 平滑后的圖像 圖 34銳化后的圖像 圖 35 中值濾波后的圖像 西南科技大學(xué)本科生畢業(yè)論文 18 第 4 章 中值模塊的 FPGA 實(shí)現(xiàn) 中值濾波模塊的設(shè)計(jì) 由于 3 3 窗口的中值濾波的效果最好，所以這里我們也選用 3 3 窗口。整個(gè)系統(tǒng)的設(shè)計(jì)方案如圖 (41)所示： 圖 41 中值濾波總體設(shè)計(jì)方案 由圖 (41)可知，整個(gè)系統(tǒng)設(shè)計(jì)可以分為 2 個(gè)部分： 3 3 模板生成模塊和中值濾波模塊。 3 3 模板生成模塊 (1) 3 3 模板生成模塊的原理 3 3 模板生成模塊的原理框圖如圖 (42)所示： 圖 42 3 3 模 板電路原理框圖 R2 R3 FIFOA R4 R5 R6 R7 FIFO B 數(shù)據(jù) 輸入 R1 W33 W32 W31 W23 W22 W21 W13 W12 W11 3 3 模板生成模塊 中值濾波模塊 D[7..0] DOUT[7..0] DV 西南科技大學(xué)本科生畢業(yè)論文 19 圖 (42)中： R 代表移位寄存器； FIFO 代表先進(jìn)先出存儲(chǔ)器。在實(shí)現(xiàn) 3 3 模板的時(shí)候，首先是需要注意看兩個(gè) FIFO 是不是都存入滿了，通過(guò)滿信號(hào) full 來(lái)確定，然后通過(guò)滿信號(hào)來(lái)對(duì)讀信號(hào) WR 進(jìn)行控制，這部分通過(guò)軟件來(lái)控制實(shí)現(xiàn)，即 用片上系統(tǒng)來(lái)實(shí)現(xiàn)控制。在 QuartusⅡ里面的原理圖中將其連接好，連接好的 3 3 模板實(shí)現(xiàn)如圖 54 所示： 圖 44 3 3 模 板實(shí)現(xiàn)框圖 W11 W12 W21 W31 W22 W32 W13 W23 W33 西南科技大學(xué)本科生畢業(yè)論文 20 圖 44 中，下面左邊第一個(gè)是一個(gè)地址發(fā)生器；第二個(gè)是先定制好的 ROM，里面存放了圖片的灰度值；右邊 7 個(gè)則是移位寄存器；中間 2 個(gè)大的是 FIFO；最上面的則是控制 FIFO 的 Control 控制器。 其封裝圖如圖 45 所示： 圖 45 3 3 模板生成模塊封裝圖 中值濾波模塊 (1) 雙進(jìn)雙出的 8 位 2 進(jìn)制數(shù)值比較器的實(shí)現(xiàn) 要構(gòu)建中值濾波模塊，首先需要一個(gè)雙進(jìn)雙出的 8 位 2 進(jìn)制數(shù)值比較器，由于在QuartusⅡ的器件庫(kù)里面沒(méi)有完全符合條件的器件，所以需要自己用硬件語(yǔ)言來(lái)編寫一個(gè)這樣的器件，其硬件描述語(yǔ)言如下： library ieee。 entity bijiaoqi is port( a,b:in std_logic_vector(7 downto 0)。 end bijiaoqi 。q2=b。q2=a。 end process。 由硬件描述語(yǔ)言建立的器件如圖 (46)所示： 圖 46 雙 進(jìn)雙出 8 位 2 進(jìn)制數(shù)值比較器 圖 (46)中： a[7..0]和 b[7..0]表示兩個(gè)輸入的 8 位 2 進(jìn)制數(shù)， q1[7..0]和 q2[7..0]表示輸出的兩個(gè)數(shù)，如果 a[7..0]大于等于 b[7..0]，那么 a[7..0]就從 q1[7..0]輸出，否則 b[7..0]就從 q1[7..0]輸出。經(jīng)過(guò)對(duì)器件的驗(yàn)證，證明其達(dá)到了預(yù)期的目的。中值濾波模塊的可以分為兩部分，首先是選取 9 個(gè)數(shù)的中值，然后在將這個(gè)中值賦給中心點(diǎn)，取代中心點(diǎn)原來(lái)的值來(lái)實(shí)現(xiàn)中值濾波。中值選取的框圖如圖 (47)所示： A[7..0] B[7..0] Q1[7..0] Q2[7..0] 西南科技大學(xué)本科生畢業(yè)論文 22 圖 47 中值選取的原理圖 西南科技大學(xué)本科生畢業(yè)論文 23 中值濾波模塊的基本原理是對(duì) 3 3 模板中的圖像的灰度值進(jìn)行排序，然后按照數(shù)據(jù)的大小依次排序?yàn)?q1[7..0]、 q2[7..0]、 … 、 q9[7..0]。 從 3 3 模板模塊出來(lái)的 9 個(gè)數(shù)從最左端輸入到本模塊，先經(jīng)過(guò) cc c c4 的比較，通過(guò)移位功能，把相對(duì)較小的數(shù)放到下邊的運(yùn)算單元，較大的數(shù)放到上邊的運(yùn)算單元，例如輸入到 c11 的 兩個(gè)數(shù)經(jīng)過(guò)比較以后，把較小的數(shù)送到 c21，把較大的數(shù)送給 c22，其他的單元依此類推。由于首先要驗(yàn)證這個(gè)中值濾波模塊是否達(dá)到了排序的功能，所以要將 9 個(gè)數(shù)經(jīng)過(guò) 12 級(jí)比較以后，通過(guò)功能仿真來(lái)查看結(jié)果，看是否達(dá)到了排序功能。然后再用輸出的值代替原來(lái)中心點(diǎn)的值，這樣就實(shí)現(xiàn)了圖像的中值濾波了。整個(gè)系統(tǒng)實(shí)現(xiàn)的流程如圖 51 所示： 圖 51 系統(tǒng)硬件框圖 在圖 51 中，我們可以看出，由于現(xiàn)在的圖像的格式多種多樣，所以需要在對(duì)圖像進(jìn)行處理之前首先需要將圖像的格式進(jìn)行轉(zhuǎn)換，這樣就能減少很多繁瑣的步驟，就不需要針對(duì)各種圖像格式進(jìn)行處理了，然后再將轉(zhuǎn)換后的圖像信息進(jìn)行存儲(chǔ)，將存儲(chǔ)的信息再傳送給 Sopc 片上系統(tǒng)進(jìn)行處理，處理完后的信息再進(jìn)行存儲(chǔ)，接著再將處理的信息進(jìn)行格式轉(zhuǎn)化，最后圖像輸出就得到了我們經(jīng)過(guò)處理過(guò)的圖像了，這樣就完成了此次的設(shè)計(jì)。要對(duì) SOPC 片上系統(tǒng)進(jìn)行設(shè)計(jì)。在這之前除了要知道如何使用 SOPC Builder 之外，還要對(duì) SOPC Builder 中的組件有所了解。 組件的選擇 (1)并行輸入輸出 PIO 并行輸入輸出（ PIO）提供 Avalon 從端口和通用 I/O 端口之間的寄存器映射借口。我們可以利用 PIO完成以下任務(wù)： ① 控制 LED； 圖像輸入 格式轉(zhuǎn)換 Sopc 片上系統(tǒng) 緩存 緩存 格式轉(zhuǎn)換 圖像輸出 西南科技大學(xué)本科生畢業(yè)論文 25 ② 從開(kāi)關(guān)或鍵盤輸入采集數(shù)據(jù)； ③ 控制顯示設(shè)備； ④ 與片外器件通信。智能主機(jī)（如微處理器）可以通過(guò)讀 /寫寄存器映射的 Avalon 接口來(lái)控制 PIO。當(dāng) PIO 端口直接與 I/O 端口連接時(shí)，主機(jī)可以通過(guò)寫 PIO 控制寄存器讓引腳成三態(tài)。 (2)JTAG UART SOPC Builder 中提供 JTAG 串行異步收發(fā)器的 IP 核，實(shí)現(xiàn)基于 FPGA 的嵌入式系統(tǒng)與主機(jī)之間的串行符號(hào)流通信。 SOPC Builder 中所提供的 JTAG UART的 IP 核只有簡(jiǎn)單的寄存器映射，對(duì)嵌入式軟件程序員隱藏了起復(fù)雜性。 JTAG UART 核使用 FPGA 內(nèi)嵌的 JTAG 電路，主機(jī)可 以通過(guò) FPGA 上的 JTAG引腳來(lái)訪問(wèn) JTAG 電路。對(duì)于 NiosⅡ處理器， JTAG UART 的 IP 核在 HAL 系統(tǒng)庫(kù)中提供器件驅(qū)動(dòng)，允許軟件通過(guò) ANSI C 標(biāo)準(zhǔn)庫(kù)程序來(lái)訪問(wèn) JTAG UART；對(duì)于主機(jī)， Altera 提供 JTAG 終端軟件來(lái)管理 JTAG 連接，對(duì) JTAG 數(shù)據(jù)流進(jìn)行解碼，并在顯示設(shè)備上顯示字符。 西南科技大學(xué)本科生畢業(yè)論文 26 圖 52 JTAG UART 核框圖 ① Avalon 從端口與寄存器 JTAG UART 核提供訪問(wèn) FPGA 內(nèi)部 JTAG 電路的 Avalon 從端口。 JTAG UART 以 8 bite 為一個(gè)數(shù)據(jù)單元，每次對(duì)一個(gè)數(shù)據(jù)單元進(jìn)行操作。 ② 讀 /寫 FIFO JTAG UART 提供雙向的 FIFO 來(lái)改善 JTAG 連接的帶寬。 FIFO 可用存儲(chǔ)器或寄存器來(lái)構(gòu)建，這樣就允許用戶在必要的情況下?tīng)奚壿嬞Y源來(lái)?yè)Q取存儲(chǔ)資源。 JTAG 控制器可以連接到在 FPGA 內(nèi)部實(shí)現(xiàn)用戶自定義電路，因此需要使用一個(gè)復(fù)用器。 ④ 主機(jī)與目標(biāo)系統(tǒng)之間的連接 FPGA 內(nèi)部的 JTAG 控制器和主機(jī)上下載電纜的驅(qū)動(dòng)在主機(jī)與目標(biāo)系統(tǒng)之間實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的數(shù)據(jù)鏈路層。主機(jī)上的 JTAG服務(wù)器軟件對(duì) JTAG數(shù)據(jù)流進(jìn)行控制和解碼，并維持 FPGA內(nèi)部結(jié)點(diǎn)與 JTAG電路之間的連接。 NiosⅡ的系統(tǒng)庫(kù)對(duì) JTAG UATR 核提供軟件支持，而第一代的 Nios 處理器則不 支持 JTAG UATR。 NiosⅡ處理器通過(guò) NiosⅡ IDE 或 NiosⅡ SDK SHELL 人來(lái)訪問(wèn) JTAG UART。 Altera 在 SOPC Builder 中為用戶提供了 EPCS 器件控制核，用戶可以方便地將其集成到 NiosⅡ系統(tǒng)中。 對(duì)于 NiosⅡ用戶而言， Altera 提供 EPCS 器件控制器的 HAL 驅(qū)動(dòng)程序，允許用戶通過(guò) HAL 的 API 函數(shù)對(duì) EPCS 器件進(jìn)行讀 /寫操作。 EPCS 控制器提供一個(gè) bootloader 程序，允許用戶將主程序存儲(chǔ)在 EPCS 器件中； ② 將非易失性的數(shù)據(jù)存儲(chǔ)在 EPCS 器件中； ③ 將 FPGA 的配置文件存儲(chǔ)在 EPCS 器件中。 西南科技大學(xué)本科生畢業(yè)論文 28 圖 53 集成 EPCS 器件控制器的 SOPC 系統(tǒng) 如圖 53 所示， EPCS 器件的存儲(chǔ)空間被分為兩個(gè)單獨(dú)的部分： ① FPGA 配置文件存儲(chǔ)器 —— 用于存放 FPGA 配置文件的區(qū)域； ② 通用存儲(chǔ)空間 —— 如果 FPGA 的配置文件沒(méi)有存滿整個(gè) EPCS 器件，那么剩余空間可以開(kāi)辟出來(lái)用于存儲(chǔ)通用數(shù)據(jù)和系統(tǒng)啟動(dòng)代碼。 EPCS 控制器中包含 1KB 的片內(nèi)存儲(chǔ)器，用于存儲(chǔ) bootloader 程序。在這種情況下，系統(tǒng)復(fù)位后 CPU 首先執(zhí)行片內(nèi)存儲(chǔ)器中的 bootloader 程序， bootloader 程序?qū)?EPCS 通用存儲(chǔ)器中的數(shù)據(jù)拷貝到 RAM 中，然后程序的控制權(quán)就轉(zhuǎn)移到 RAM。因此，在 SOPC Builder 系統(tǒng)的頂層文件中， EPCS 器件控制器沒(méi)有 I/O 端口。 EPCS 控制器核 NiosⅡ CPU 其它片上外設(shè) Avalon 交 換 架 構(gòu) Bootloader ROM 通用 寄存器 配置 寄存器 EPCS 串行配置器件 Altera FPGA 西南科技大學(xué)本科生畢業(yè)論文 29 如果用戶在 QuartusⅡ中對(duì) EPCS 器件進(jìn)行編程，那么 EPCS 器件中的所有的舊數(shù)據(jù)將會(huì)被擦除；如果用戶需要將 FPGA 配置文件和 NiosⅡ的程序數(shù)據(jù)一起燒錄到EPCS 器件中，就需要使用 NiosⅡ IDE 中的 Flash 編程器。 FIFO 是一個(gè)環(huán)型數(shù)據(jù)結(jié)構(gòu)的緩沖器，用來(lái)緩沖輸入圖像信息數(shù)據(jù)。 設(shè)計(jì)中使用的 FIFO 由六個(gè)功能塊組成，它們是存儲(chǔ)體、寫指示器 (WR)， 讀指示器 (RD)， 滿邏輯 IFULL、空邏輯 EMPTY 和選擇邏輯 SELECT。通常， RD 指示單元的內(nèi)容放在 Q(out)的輸出數(shù)據(jù)線上，只是在 RD=0 且 EMPTY= 0 時(shí)，RP 指示器內(nèi)容才改變而指向 FIFO 的下一個(gè)單元，下一單元的內(nèi)容替換當(dāng)前內(nèi)容并從 Q(out)輸出。 下面以一個(gè) 8 位 FIFO 的輸入、輸出來(lái)具體說(shuō)明 FIFO 的功能： 圖 54 8 位 FIFO 的功能說(shuō)明 在圖 54 中，我們可以