【正文】 設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用，交流，保存和修改等。（3）開放性和標(biāo)準(zhǔn)化現(xiàn)代EDA工具普遍采用標(biāo)準(zhǔn)化和開放性框架結(jié)構(gòu)，任何一個EDA系統(tǒng)只要建立了一個符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具儀器進(jìn)行設(shè)計工作。 EDA的應(yīng)用隨著電子技術(shù)的發(fā)展，可編程邏輯器件和eda技術(shù)已廣泛應(yīng)用于通信、工業(yè)自動化、智能儀表、圖像處理、計算機等領(lǐng)域。EDA技術(shù)的發(fā)展和推廣應(yīng)用極大地推動了電子工業(yè)的發(fā)展。EDA教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣是當(dāng)今世界的一個技術(shù)熱點，EDA技術(shù)是現(xiàn)代電子工業(yè)中不可缺少的一項技術(shù)。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 　　系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。 　　FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。廠商也可能會提供便宜的但是編輯能力差的FPGA。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。CPLD和FPGA包括了一些相對大數(shù)量的可以編輯邏輯單元。 　　CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。一個因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運行。 FPGA的基本特點　　1）采用FPGA設(shè)計ASIC電路(特定用途集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 　　3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。 加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 VHDL語言及程序概述VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。在設(shè)計語言中，由于VHL和Verilog HDL是目前通用的設(shè)計語言，在設(shè)計大系統(tǒng)時，不夠方便直觀，所以需要進(jìn)一步完善。 VHDL語言的特點　　VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。同時, 它還具有多層次的電路設(shè)計描述功能。VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式, 也支持自底向上的設(shè)計方法。 　　(2) VHDL 語言具有強大的硬件描述能力 　　VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 　　(3) VHDL 語言具有很強的移植能力 　　VHDL 語言很強的移植能力主要體現(xiàn)在: 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。這樣做的好處是可以使設(shè)計人員集中精力進(jìn)行電路設(shè)計的優(yōu)化, 而不需要考慮其他的問題。 　　(5) VHDL 語言程序易于共享和復(fù)用 　　VHDL 語言采用基于庫 ( library) 的設(shè)計方法。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊, 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進(jìn)行復(fù)用。 VHDL語言程序的基本結(jié)構(gòu)實體（Entity）結(jié)構(gòu)體 (Architecture) 包集合(Package) 配(Configuration) 庫(Library)關(guān)于狀態(tài)機的一個極度確切的描述是它是一個有向圖形，由一組節(jié)點和一組相應(yīng)的轉(zhuǎn)移函數(shù)組成。每個事件都在屬于“當(dāng)前” 節(jié)點的轉(zhuǎn)移函數(shù)的控制范圍內(nèi)，其中函數(shù)的范圍是節(jié)點的一個子集。這些節(jié)點中至少有一個必須是終態(tài)。 　　包含一組狀態(tài)集（states）、一個起始狀態(tài)（start state）、一組輸入符號集（alphabet）、一個映射輸入符號和當(dāng)前狀態(tài)到下一狀態(tài)的轉(zhuǎn)換函數(shù)（transition function）的計算模型。它要改變到新的狀態(tài)，依賴于轉(zhuǎn)換函數(shù)。 　　傳統(tǒng)應(yīng)用程序的控制流程基本是順序的：遵循事先設(shè)定的邏輯，從頭到尾地執(zhí)行。“命令行實用程序”是這種傳統(tǒng)應(yīng)用程序的典型例子。具體需要執(zhí)行的代碼取決于接收到的事件，或者它 相對于其他事件的抵達(dá)時間。事件驅(qū)動的GUI應(yīng)用程序是這種應(yīng)用程序的典 型例子，它們由命令和選擇（也就是用戶造成的事件）來驅(qū)動。但是，GUI應(yīng)用程序?qū)τ诮邮盏降氖录杂幸欢ǔ潭鹊目刂?，因為這些事件要依賴于向用戶顯示的窗口和控件，而窗口和控件是由程序員控制的。 　　顯然，必須采取不同的技術(shù)來處理這些情況。有限狀態(tài)機正是為了滿足這方面的要求而設(shè)計的。具體采取的操作不僅能取決于接收到的事件，還能取決于各個事件的相對發(fā)生順序。為一個事件而響應(yīng)的行動不僅取決于事件本身，還取決于機器的內(nèi)部狀態(tài)。這樣一來，任何邏輯都可建模成一系列事件/狀態(tài)組合。這樣的歸納，主要是出于對狀態(tài)機的內(nèi)在因果關(guān)系的考慮。詳解如下： 　?、佻F(xiàn)態(tài)：是指當(dāng)前所處的狀態(tài)。當(dāng)一個條件被滿足，將會觸發(fā)一個動作，或者執(zhí)行一次狀態(tài)的遷移。動作執(zhí)行完畢后，可以遷移到新的狀態(tài)，也可以仍舊保持原狀態(tài)。 ④次態(tài)：條件滿足后要遷往的新狀態(tài)。第二章 電梯控制系統(tǒng)的分析隨高層樓宇的增加，電梯越來越多的走進(jìn)了人們的生活，對人們的生活的影響越來越大。隨著人們生活水平的不斷提高，經(jīng)濟(jì)的快速發(fā)展和生產(chǎn)生活的需要，城市高層建筑如雨后春筍拔地而起?，F(xiàn)在，電梯己完全融入我們的生活、工作及學(xué)習(xí)中，人們越來越離不開它。為了確保電梯正常運行、安全使用，一般電梯都有專業(yè)的維修管理人員。根據(jù)我國有關(guān)部門的規(guī)定，電梯作業(yè)屬于特種作業(yè)，其作業(yè)人員必須經(jīng)過專門培訓(xùn)，并經(jīng)理論考試和實踐考核合格后，發(fā)給《特種作業(yè)操作證》方可上崗操作。電梯控制系統(tǒng)是一個相當(dāng)復(fù)雜的邏輯控制系統(tǒng)．系統(tǒng)要同時對幾百個信號進(jìn)行接收、處理。隨著EDA技術(shù)的快速發(fā)展．基于FPGA的微機化控制已廣泛應(yīng)用于電梯電路設(shè)計與控制的各個方面。電梯控制是屬于機電一體化研究領(lǐng)域，它涉及到多個方面，包括:機械工程、電子技術(shù)、電力電子技術(shù)、電機與拖動理論、自動控制理論、電力拖動自動控制系統(tǒng)、微機技術(shù)和土建工程等多個科學(xué)領(lǐng)域。②獨立自主、艱苦研制、生產(chǎn)階段(19501979年)，這一階段我國共生產(chǎn)安裝電梯約1萬臺。目前，我國已經(jīng)成為世界最大的新裝電梯市場和最大的電梯生產(chǎn)國。2002年，中國電梯行業(yè)電梯年產(chǎn)量首次突破6萬臺。第一次出現(xiàn)在19861988年，當(dāng)時適逢我國高層建筑業(yè)的大規(guī)模浪潮的第一次興起。應(yīng)該說，隨著我國經(jīng)濟(jì)的增長，電梯市場一直保持著旺盛的需求。隨著我國經(jīng)濟(jì)平穩(wěn)持續(xù)的發(fā)展，尤其是住宅產(chǎn)業(yè)作為國民經(jīng)濟(jì)新增長點的提出，為電梯業(yè)的發(fā)展提供了良好的機遇。隨著城市向大型化、高層化的發(fā)展，我國每年將需要電梯在40000臺以上。 電梯設(shè)計的具體目的及控制要求使用FPGA完場6層的電梯控制系統(tǒng)。要求指示電梯所在樓層位置等其他必要的信號。系統(tǒng)的要求如下：（1） 電梯共有6層。進(jìn)入下降模式后，只響應(yīng)比當(dāng)前位置低的下樓請求，由上到下逐個執(zhí)行。（2） 有信號燈指示電梯處于上升或者下降狀態(tài)，并有數(shù)碼管顯示電梯到達(dá)層數(shù)。最后停在發(fā)出最后一個請求的樓層。我們設(shè)計的智能電梯控制器應(yīng)該可以實時接受各樓層的上下請求信號及電梯內(nèi)部的停靠請求，然后根據(jù)這些請求實現(xiàn)對電梯正確的控制:除了頂層和底層外，各樓層均設(shè)有上下請求開關(guān)，頂層和底層分別設(shè)有下降和上升請求開關(guān)，這一點應(yīng)該不難理解。電梯每1s上升或下降一層電梯到達(dá)有停站請求的樓層后，經(jīng)過1s后電梯門打開，開門指示燈亮，開門5s后電梯指示燈滅，電梯繼續(xù)運行，直至運行完最后一個請求后?？吭诋?dāng)前層。我在序言中也講到了，“應(yīng)用有限狀態(tài)機”實現(xiàn)電梯的實時控制是最好不過的方法了，通過我的分析以及參考圖書館的有關(guān)書籍，也少不了參照一些網(wǎng)上的程序，最后總結(jié)出了電梯正常運行的七個狀態(tài)：上升、下降、上升的過程中途停止、下降的過程中途停止、開門、關(guān)門、等待狀態(tài)。電梯在運轉(zhuǎn)時先響應(yīng)同方向上的請求，只有當(dāng)同方向上的請求響應(yīng)完后，才能轉(zhuǎn)而響應(yīng)不同方向上的請求。這個就不用多解釋了。 電梯控制系統(tǒng)狀態(tài)圖分析最開始我根據(jù)DE2板子所能提供的資源，把樓層數(shù)設(shè)為6層。首先，是怎樣處理數(shù)量繁多的電梯輸入信號，如果采用分情況討論的話，程序一路寫完，復(fù)雜度肯定是不堪設(shè)想，而且我還不敢保證是否分析到所有的情況了。b0, call_up_5, call_up_4, call_up_3, call_up_2, call_up_1}。b0}。以上這一段程序就是我采用的信號并置處理很多輸入信號的一種行之有效的方法。這一點從下面的參數(shù)定義中可以窺見一二。b0000001, UP=739。b0000100, UPSTOP=739。b0010000, OPENDOOR=739。b1000000。b000001,FLOOR2=639。b000100, FLOOR4=639。b010000, FLOOR6=639。 parameter TRUE=139。b0。b1, CLOSED=139。//定義電梯上升，下降和靜止的符號常量 parameter UPFLAG=239。b10,STATIC=239。這里采用了七個狀態(tài)實現(xiàn)了有限狀態(tài)機。我的程序中采用的是標(biāo)準(zhǔn)的MEALY型狀態(tài)狀態(tài)機。 VIEW不能顯示出這個三段式的有限狀態(tài)機。第三章 電梯控制系統(tǒng)的設(shè)計與實現(xiàn) MAX+PLUSII的介紹Max+plusII(或?qū)懗蒑axplus2,或MP2) 是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計新器件和大規(guī)模CPLD/FPGA).使用MAX+PLUSII的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。其設(shè)計速度非?？?。設(shè)計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。在這里我們可以先看一看用FPGA／CPLD開發(fā)工具進(jìn)行電路設(shè)計的一般流程通?？蓪PGA/CPLD設(shè)計流程歸納為以下7個步驟，這與ASIC設(shè)計有相似之處。在傳統(tǒng)設(shè)計中，設(shè)計人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計的。（功能仿真）。（ASCI設(shè)計中，這一步驟稱為第一次Signoff）PLD設(shè)計中，有時跳過這一步。設(shè)計輸入之后就有一個從高層次系統(tǒng)行為設(shè)計向門級邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識別的某種數(shù)據(jù)格式(網(wǎng)表)。對于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。在PLD設(shè)計中，35步可以用PLD廠家提供的開發(fā)軟件（如 Maxplus2）自動一次完成。（ASCI設(shè)計中，這一步驟稱為第二次Sign—off）。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)。 電梯控制系統(tǒng)的VHDL語言設(shè)計及仿真clk分別為狀態(tài)轉(zhuǎn)移時鐘，reset為復(fù)位信號Output Port:PosOut輸出當(dāng)前電梯所在的樓層,DoorFlag為開門標(biāo)志,UpDnFlag為電梯上下標(biāo)志LiftState輸出當(dāng)前電梯的狀態(tài).PosOut取值可為639。b000010,639。001000,639。b100000分別代表電梯處在1,2,3,4,5,6樓。DoorFlag取值可為139。b1,分別代表當(dāng)前門是關(guān)閉和當(dāng)前門是打開的。b00,239。b10,分別代表當(dāng)前電梯是上升的，下降的和靜止的。b0000001,739。b0000100,739。b0010000,739。b1000000,分別電梯處于等待模式、上升模式、下降模式、上升停止，下降停止、開門和關(guān)門等7個狀態(tài)。output ports:cp_1。count_in。（4）LCD驅(qū)動模塊DE2_Default：端口說明：Input ports:input open_enable,stop_enable,up_enable,down_enable,close_enable。 // 50 MHzinput KEY。 // LCD Data bus 8 bitsoutput LCD_ON。 // LCD Back Light ON/OFFoutput LCD_RW。 // LCD Enableoutput LCD_RS。（a）信號并置部分，完成對5路向上請求、5路向下請求、6路內(nèi)部請求的信號并置，化繁為簡。在有請求的情況下，電梯控制器還要根據(jù)電梯的當(dāng)前狀態(tài)和當(dāng)前的樓層去判斷電梯的下一步該如何運作。完成電梯的開門、關(guān)門的時間管理。采用傳統(tǒng)的“一半就翻轉(zhuǎn)”的計數(shù)技巧。其中也采用了“電梯主控制器”中的信號并置的思想。（4）LCD驅(qū)動模塊DE2_Default：這個模塊我是采用“ 拿來主義”的。就只加了一個“ 根據(jù)不同的輸入產(chǎn)生不同的輸出 ”的模塊。（5）數(shù)碼管譯碼模塊：（6）數(shù)碼管時間譯碼模塊：以上兩個模塊一起講比較合適，因