基于fpga的開關(guān)磁阻電機(jī)調(diào)速系統(tǒng)的設(shè)計(jì)畢業(yè)設(shè)計(jì)-在線瀏覽
2024-07-29 14:28本頁面
【正文】 圍功能模塊可定制剪裁的優(yōu)勢，用戶只需根據(jù)項(xiàng)目的需要，添加自己所需要的外設(shè)，即可完成產(chǎn)品的設(shè)計(jì)，并且集成在一片芯片里邊。圖8 基于SOPC的嵌入式系統(tǒng)結(jié)構(gòu)、FPGA的NIOS處理器的定制本設(shè)計(jì)系統(tǒng)主要應(yīng)用到Altera公司的FPGA芯片EP3C40F484C8內(nèi)部所嵌入的NIOS ii軟核CPU、定時(shí)器2個(gè)、鎖相環(huán)（PLL）、PIO口、RAM和ROM幾個(gè)模塊，其中NIOS與FPGA內(nèi)部電路進(jìn)行數(shù)據(jù)交換的主要是PIO口，通過PIO口可以控制PWM模塊的使能及輸出，讀取速度計(jì)算電路模塊的計(jì)算結(jié)果，PID調(diào)節(jié)的信號(hào)的輸入等。此電路模塊主要完成功能：（1）NIOS軟核工作所需要的100MHz的頻率c0。（2）PWM電路模塊的工作時(shí)鐘頻率c1。通過外部接入的20MHz的頻率，經(jīng)過20分頻之后得到1MHz的頻率。其原理是：三角波發(fā)生器的值小于比較值時(shí)，輸出低電平，高于比較值時(shí)輸出高電平，如圖所示。圖 11 PWM產(chǎn)生原理圖三角波的實(shí)現(xiàn)是通過10位計(jì)數(shù)器IP核設(shè)置為增減計(jì)數(shù)模式，增減計(jì)數(shù)控制使能端為1時(shí)增計(jì)數(shù)，為0時(shí)是減計(jì)數(shù)。 調(diào)節(jié)PWM波的占空比是電機(jī)調(diào)速的重要手段，若比較寄存器的值逐漸增大，輸出脈沖的開啟時(shí)間變大，PWM占空比逐漸變大，功率器件輸出給電機(jī)電樞的能量增加，電機(jī)加速；若比較寄存器的值減小，輸出脈沖的開啟時(shí)間變小，PWM占空比逐漸變小，功率器件輸出給電機(jī)電樞的能量減少，電機(jī)減速。其控制規(guī)律為： (52)其傳遞函數(shù)： (53)式中，為比例系數(shù)，為積分時(shí)間常數(shù)，為微分時(shí)間常數(shù)。當(dāng)執(zhí)行機(jī)構(gòu)需要的控制量是增量，而不是位置量的絕對(duì)數(shù)值時(shí)，可以使用增量式PID控制算法進(jìn)行控制。由式（59）可以得到控制器的第k－1個(gè)采樣時(shí)刻的輸出值為： （510）將式（5－8）與式（510）相減并整理，就可以得到增量式PID控制算法公式為： （511） 增量式PID控制算法與位置式PID算法式（58）相比，計(jì)算量小的多，因此在實(shí)際中得到廣泛的應(yīng)用。本系統(tǒng)利用一個(gè)減法器，實(shí)現(xiàn)誤差值的求取，采用三個(gè)乘法器實(shí)現(xiàn)公式當(dāng)中的乘法，再利用一個(gè)加法器相加，最終得到計(jì)算結(jié)果，在通過一個(gè)比較器，當(dāng)計(jì)算結(jié)果大于0時(shí)輸出高電平，計(jì)算結(jié)果小于0時(shí)，輸出一個(gè)低電平，在NIOS當(dāng)中讀取該電平的狀態(tài)，根據(jù)該狀態(tài)值增加或者減小PWM脈沖寬度的值，達(dá)到脈寬調(diào)制的效果。 圖14 增量式PID算法電路、測速電路模塊兩路位置信號(hào)輸入，每一次跳變上升沿或下降沿都要產(chǎn)生一次計(jì)算過程，讀取計(jì)數(shù)器的數(shù)值即可計(jì)算出各路信號(hào)相鄰兩個(gè)跳變之間的標(biāo)準(zhǔn)脈沖個(gè)數(shù)N，脈沖個(gè)數(shù)的計(jì)算是在固定頻率的脈沖信號(hào)下計(jì)算的。/360176。當(dāng)n=256r/min， =
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