【正文】 en 注意和異步設計中 TC信號的比較 此處 TC為寄存器輸出 TC = ?1‘。 end if。 end process。 signal TC: std_logic。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 if TC=?1‘ then TC 用在寄存器的 CE端，為同步設計，可行 s = DATA。 end if。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ and Counter/=―11‖ then Counter = Counter + 1。 組合邏輯用在寄存器的 D端， 為同步設計，可行 end if。 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 15 頁 異步設計的更多例子（禁止） D Q1 Async R D TC Counter 這些例子有什么問題 ? INPUT CLOCK Counter Q0 INPUT CLOCK D CE Q R S DATA VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 16 頁 相應的 VHDL代碼 例 2 signal Counter: std_logic_vector(3 downto 0)。 signal s: std_logic。 end if。 end process。 TC為組合邏輯輸出 process(TC) begin if rising_edge(TC)=?1‘ then TC 用作寄存器的時鐘，為異步設計， 禁止！ s = DATA。 end process。 process(Counter, Clk) begin if Counter=―11‖ then 組合邏輯用作寄存器的異步復位， 為異步設計， 禁止?。?！ Counter = ―00‖。 end if。 end process。 ? 當時鐘來臨時，寄存器輸入發(fā)生變化，會采樣到中間態(tài)。 ? 避免 采樣不到和采樣到中間態(tài)的 方法是 滿足時延要求 ? 系統(tǒng)中的最大時延決定了系統(tǒng)的速度，也決定了系統(tǒng)能正常工作的最大時鐘頻率。 建立時間 D CLK Q D CLK Q VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 19 頁 時延中包括時鐘歪斜（ Skew) ? 下面邏輯中，數據時延很小 (最大 )， 如果時鐘歪斜較小，該邏輯可以跑 200MHz以上。 ? 計算速度時要考慮時鐘歪斜的影響。 D Q INPUT CLOCK D Q D Q Flop C Flop B Flop A VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 20 頁 時延級數怎么算 ? ? FPGA的時延 通常 布線占 50%，邏輯占 50% ? 不要忘記了時鐘到輸出的時間 (tco， 輸出時間 )和時鐘到建立的時間 (tsu， 建立時間 ) 邏輯時延級數總會包括這兩級。 D CE Q R P D CE Q R P VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 21 頁 XCV1004的例子 ? 3級邏輯的速度有多快？ ? 布線時延大致可估算為與邏輯時延相等 — 下面 Slice的時延是 Tilo， 從 F,G經過 LUT輸出的時延 D CE Q D CE Q Tcko+布線 +Tilo+布線 +Tilo + 布線 + Tilo +布線 + Tdick ++++++++ = 或者 110MHz VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 22 頁 速度估計 ? 用邏輯時延作為網絡時延的估計 ? 已知系統(tǒng)的時鐘頻率，可以估計允許的邏輯深度 — 和功能需求相對照，修改設計以滿足性能需要。 — 斷言（ assert） GSR進行全局置位 /復位 — GSR自動連接到所有 CLB的觸發(fā)器，使用專用的布線資源。 ? 盡可能使用全局復位 — 限制使用非全局復位的異步復位的觸發(fā)器數量 — 非全局復位會使用額外的布線資源 GR/GSR GTS CLK Q1 Q2 Q3 DoneIn STARTUP Q4 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 25 頁 VHDL代碼中的復位 u 在下面的 VHDL中，應該在 Rst中對寄存器賦值，否則 Rst信號會被綜合成寄存器的 CE端的一個輸入。 這樣，寄存器的復位端不會被使用，節(jié)約布線資源 Process(Rst,Clk) begin if Rst=?1‘ then DataValid = ?0‘。 這個語句一定要寫，否則 Rst信號會被綜合成寄存器 Data0到 Data31CE端 的一個輸入 elsif rising_edge(Clk) then DataValid = f(x)。 f(x),g(x)表示組合邏輯 end if。 小技巧： 對于邏輯向量 std_logic_vector的賦值，可以使用“ ()”來表示。 ptr = 000 amp。 可以寫成 ptr = (others=39。)。39。 ptr = 00 amp。 可以寫成 ptr = (14=39。, others=39。)。 ? 一個查找表能實現(xiàn)其輸入形成的任何邏輯函數 — 相當于編址 ROM， 將輸入作為地址，查找出函數結果。 — 減少函數輸入（扇入）來適合 Slice， 可以提高邏輯密度和速度。 CLB Lookup Table VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 28 頁 狀態(tài)機的三種類型編碼 與速度 ? 二進制 : 狀態(tài)序列如同計數器序列， S1 = 001, S2=010, S3=011, S4=100, etc… ? 枚舉 : 狀態(tài)有指定的值， S1=100, S2=110, S3=101, S4 = 111, etc… ? One Hot（ 單熱） : 每個狀態(tài)只有一個寄存器有效， S1=00000001, S2=00000010, S3=00000100, etc… ? 在狀態(tài)機從當前狀態(tài)跳到下一狀態(tài)時，二進制和枚舉類型有大量的反饋輸入。 ? 在 FPGA中 , 使用二進制和枚舉類型可能會占用較少資源 ——但肯定比