【正文】 en the output display. The parameters of function are 100KHz sampling rate and each channel storage depth is 32bit. This design using FPGA (field programmable gate array) chip and VHDL hardware description language as the main design method to achieve 8 simple logic analyzer. The system according to the logic analyzer to achieve the various functions respectively programming to design the corresponding functional modules, respectively is trigger module, data buffer module, frequency module and a memory module are carried out respectively, and the simulation and verification, on this basis, pleted the design and Simulation of the circuit system. The simulation results show that the design of the module has reached the desired requirements, achieve their respective functions. The overall scheme of the system can get the ideal result, this design scheme is feasible and meets the design requirements. Keyword: logic analyzer, data collection, FPGA,VHDL 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 3 前 言 自 20 世紀(jì) 70 年代初 ，第一款微處理器研制出來(lái)后，開(kāi)始出現(xiàn) 4 位和 8 位總線(xiàn)的運(yùn)用。 仿真結(jié)果表明，本次設(shè)計(jì)各模塊都達(dá)到了所需要求，實(shí)現(xiàn)了各自的功能。 本次設(shè)計(jì)使用 FPGA（現(xiàn)場(chǎng)可編程邏輯門(mén)陣列） 芯片和 VHDL 硬件描述語(yǔ)言作為主要設(shè)計(jì)方法實(shí)現(xiàn) 8 路簡(jiǎn)易邏輯分析儀。 本文采用 FPGA 開(kāi)發(fā)器件 設(shè)計(jì)一個(gè) 8 通道的簡(jiǎn)易邏輯分析儀，實(shí)現(xiàn)對(duì)輸入的 8 路邏輯信號(hào)進(jìn)行數(shù)據(jù)判斷、數(shù)據(jù)存儲(chǔ)、采集和處理，然后輸出顯示的功能。蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 目 錄 摘 要 ..................................................... 1 Abstract ...................................................... 2 前 言 ..................................................... 3 第一章 概述 ................................................. 4 選題背景 ............................................. 4 FPGA 簡(jiǎn)介 ........................................... 4 第二章 設(shè)計(jì)方案 ............................................. 6 設(shè)計(jì)任務(wù)和要求 ....................................... 6 總體設(shè)計(jì)方案 ......................................... 6 第三章 系統(tǒng)子模塊實(shí)現(xiàn)與仿真 分析 .............................. 9 數(shù)字信號(hào)發(fā)生器 實(shí)現(xiàn)與仿真 ............................... 9 數(shù)字信號(hào)發(fā)生器的軟件流程圖和組成框圖 ............. 9 帶異步置位 /復(fù)位的通用八位寄存器 ................ 10 任意分頻器 .................................... 11 循環(huán)移位寄存器 ................................ 12 數(shù)字信號(hào)發(fā)生器仿真 ............................. 13 觸發(fā)電路 實(shí)現(xiàn)與仿真 ................................... 14 存儲(chǔ)器 REGN 的實(shí)現(xiàn) 與仿真 ............................. 15 640 分頻器 FREQ 的實(shí)現(xiàn) 與仿真 .......................... 16 存儲(chǔ)器 RAM 的實(shí)現(xiàn) 與仿真 .............................. 17 第四章 系統(tǒng)頂層的實(shí)現(xiàn)與仿真 ................................. 20 系統(tǒng)頂層原理圖 ....................................... 20 系統(tǒng)頂層仿真圖 ....................................... 20 結(jié)論 ........................................................ 22 參考文獻(xiàn) .................................................... 23 致謝 ........................................................ 24 附錄 ........................................................ 25 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 1 摘 要 邏輯分析儀是一種類(lèi)似于示波器，用來(lái)分析測(cè)量數(shù)字系統(tǒng)的邏輯波形和邏輯關(guān)系的儀器設(shè)備。在每個(gè)時(shí)鐘到來(lái)，并且與預(yù)置的觸發(fā)字邏輯狀態(tài)相同時(shí)，將觸發(fā)之后的數(shù)據(jù)進(jìn)行儲(chǔ)存、處理并輸出顯示到屏幕上。其功能參數(shù)分別是采樣率為 100KHz， 每通道存儲(chǔ)深度為 32bit。本系統(tǒng)根據(jù)邏輯分析儀所要實(shí)現(xiàn)的各項(xiàng)功能分別編程設(shè)計(jì)了對(duì)應(yīng)的功能模塊，分別是觸發(fā)模塊，數(shù)據(jù)緩存模塊，分頻模塊以及存儲(chǔ)器模塊，并分別進(jìn)行了仿真驗(yàn)證，在此基礎(chǔ)上，完成了系統(tǒng)電路的設(shè)計(jì)與仿真。系統(tǒng)總體方案也得到了較理想的結(jié)果，本次設(shè)計(jì)方案是可行的，達(dá)到了設(shè)計(jì)要求。然而傳統(tǒng)的示波器已經(jīng)沒(méi)法滿(mǎn)足所需測(cè)試及觀(guān)察要求。至此之后，隨著計(jì)算機(jī)技術(shù)、通信技術(shù)、編程語(yǔ)言、軟件行業(yè)的高速發(fā)展，邏輯分析儀前前后后共經(jīng)歷了四代。 發(fā)展至今，電子信息技術(shù)正處于高速發(fā)展階段，電子系統(tǒng)數(shù)字化的趨勢(shì)已經(jīng)不可阻擋。 FPGA/CPLD 的使用讓硬件電路的設(shè)計(jì)與傳統(tǒng)電路設(shè)計(jì)方法相比變得十分簡(jiǎn)單方便，而且可更改性十分強(qiáng)。逐漸 成為國(guó)際社會(huì)數(shù)字系統(tǒng)設(shè)計(jì)的主流發(fā)展方向。本次設(shè)計(jì)通過(guò)采用 VHDL 語(yǔ)言編 程 ， 并且最終結(jié)果 下載 在 FPGA 芯片上實(shí)現(xiàn)。 FPGA 靈活的現(xiàn)場(chǎng)可更改性，使得在有需要時(shí)可以對(duì)系統(tǒng)進(jìn)行非常方便的改進(jìn)。 本設(shè)計(jì)主要使用 Quartus Ⅱ 軟件作為開(kāi)發(fā)平臺(tái)，以 FPGA 作為開(kāi)發(fā)器件， VHDL作為設(shè)計(jì)語(yǔ)言，編寫(xiě)程序設(shè)計(jì)各個(gè)模塊以及進(jìn)行相應(yīng)的仿真，從而實(shí)現(xiàn)簡(jiǎn)易邏輯分析儀的對(duì)輸入的邏輯信號(hào)進(jìn)行數(shù)據(jù)判斷、數(shù)據(jù)存儲(chǔ)、采集和處理，并輸出顯示的功能。第一章為概述，主要介紹邏輯分析儀的背景以及 FPGA 的簡(jiǎn)介。第三章為系統(tǒng)各子模塊的實(shí)現(xiàn)與仿真分析，詳細(xì)討論本設(shè)計(jì)所涉及到的各子模塊的功能，設(shè)計(jì)方法以及仿真結(jié)果分析。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 4 第一 章 概述 選題背景 近年來(lái)，隨著高校電子類(lèi)及與其相關(guān)的專(zhuān)業(yè)教學(xué)中，越來(lái)越關(guān)注學(xué)生的動(dòng)手能力培養(yǎng)，其中讓大學(xué)生們進(jìn)入實(shí)驗(yàn)室進(jìn)行項(xiàng)目的實(shí)踐設(shè)計(jì)課程日益得到重視。例如在有些實(shí)驗(yàn)電路板系統(tǒng)的測(cè)試中，要么是信號(hào)顯示不了，要么就是信號(hào)顯示出來(lái)了但卻不完整，或者出現(xiàn)其他問(wèn)題，總之問(wèn)題是層出不窮，而且大多都難以解決。此時(shí)邏輯分析儀的作用就顯示出來(lái)了，可以滿(mǎn)足傳統(tǒng)示波器所不能滿(mǎn)足的要求。據(jù)不完全統(tǒng)計(jì)， 30%的數(shù)字設(shè)計(jì)師沒(méi)有使用邏輯分析儀， 80%的高校實(shí)驗(yàn)室沒(méi)有普及邏輯分析儀 [1]。而大部分高校又覺(jué)得沒(méi)有必要購(gòu)買(mǎi)高精確度邏輯分析儀，因?yàn)橛X(jué)得學(xué)校環(huán)境用不著。 當(dāng)然，邏輯分析儀的功能不止于此。 總之，對(duì)邏輯分析儀的研究有著廣闊的應(yīng)用前景以及市場(chǎng)需求。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。這些可蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 5 編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén) 電路 （比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器。一個(gè)出廠(chǎng)后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以 方便快捷地 完成所需要的邏輯功能。在設(shè)計(jì)過(guò)程中遇到問(wèn)題時(shí)，能夠及時(shí)方便的更改程序進(jìn)行調(diào)整，充分發(fā)揮了 FPGA 開(kāi)發(fā)方法的優(yōu)越性。要求邏輯分析儀擁有同時(shí)對(duì)輸入的 8 路邏輯信號(hào)進(jìn)行實(shí)時(shí)采集的功能，采樣頻率為 100 KHz， 并且可以設(shè)置簡(jiǎn)單的單級(jí)觸發(fā)字。觸發(fā)之后，將觸發(fā)信號(hào)輸出到 RAM 中作為 RAM 的片選信號(hào)，再由 RAM對(duì) 8 通道的數(shù)據(jù)流進(jìn)行一次采集、存儲(chǔ) ,每通道儲(chǔ)存深度為 32bit，并且進(jìn)行輸出顯示。由于條件限制，無(wú)法從外部硬件電路采集模擬信號(hào)作為測(cè)試信號(hào)，所以本文設(shè)計(jì)了一個(gè)可任意選擇有源晶振的數(shù)字信號(hào)發(fā)生器，可產(chǎn)生 8 通道的連續(xù)循環(huán)數(shù)字信號(hào)數(shù)據(jù)，以作為測(cè)試信號(hào)。最后要有一個(gè) RAM 模塊。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 7 系統(tǒng)的工作流程圖以及各模塊之間的控制關(guān)系 如圖 所示： 從圖