arm7tdmi總線(xiàn)接口-展示頁(yè)
2024-07-30 17:45本頁(yè)面
【正文】 須有效且穩(wěn)定到相位 2結(jié)束。 5 TM 5 12v05 ARM7TDMI Bus Interface MCLK nWAIT 時(shí)鐘控制 nWAIT 控制 Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 6 TM 6 12v05 ARM7TDMI Bus Interface 時(shí)鐘控制 – 擴(kuò)展 MCLK MCLK nWAIT Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 7 TM 7 12v05 ARM7TDMI Bus Interface 數(shù)據(jù)總線(xiàn) ? 32 位 雙或單向數(shù)據(jù)總線(xiàn) ? BUSEN = 0 配置雙向數(shù)據(jù)總線(xiàn)。 ph2 – 內(nèi)部信號(hào) ? 雙相位非覆蓋的內(nèi)部時(shí)鐘。 ? 在正常和調(diào)試狀態(tài)下反映內(nèi)部時(shí)鐘。 ? 容許該信號(hào)從一個(gè)周期擴(kuò)展到另一個(gè)周期，延長(zhǎng)總線(xiàn)訪(fǎng)問(wèn)周期。 ? nWAIT – 輸入 ? 在 ARM內(nèi)部與 MCLK相與。1 TM T H E A R C H I T E C T U R E F O R T H E D I G I T A L W O R L D ARM7TDMI 總線(xiàn)接口 2 TM 2 12v05 ARM7TDMI Bus Interface ARM7TDMI 外部接口 ? 存儲(chǔ)器接口 ? 中斷 ? 調(diào)試接口 ? 協(xié)處理器接口 3 TM 3 12v05 ARM7TDMI Bus Interface ARM7TDMI 接口信號(hào) MCLK nWAIT A[31:0] D[31:0] nMREQ, SEQ nRW LOCK ABE DBE nTRANS ABORT Clocks and Clock Control Memory Management Memory Interface Data and Address Bus Control Memory Access Control nM[4:0] MAS[1:0] BL[3:0] APE, ALE TBE ECLK TBIT BUSEN nENIN BIGEND ARM7TDMI nENOUT 4 TM 4 12v05 ARM7TDMI Bus Interface 時(shí)鐘與時(shí)鐘控制 ? MCLK – 輸入 ? 處理器工作的時(shí)鐘。 ? 靜態(tài)設(shè)計(jì)的 ARM通過(guò)延長(zhǎng)時(shí)鐘周期來(lái)訪(fǎng)問(wèn)慢速的設(shè)備。 ? 必須在 MCKL為低的相位階段改變。 ? ECLK – 輸出 ? 核心邏輯的時(shí)鐘的輸出。 ? ph1 amp。 ? 處理器內(nèi)部工作周期。 ? BUSEN = 1 配置單向數(shù)據(jù)總線(xiàn)。 ? 寫(xiě)入數(shù)據(jù)在相位 1改變，保持穩(wěn)定貫穿相位 2。 8 TM 8 12v05 ARM7TDMI Bus Interface 數(shù)據(jù)總線(xiàn)配置 (1) DIN[31:0] DOUT[31:0] 32 D[31:0] 32 ARM7TDM Macrocell EmbeddedICE macrocell G DoutlatEn bMDen 9 TM 9 12v05 ARM7TDMI Bus Interface 數(shù)據(jù)總線(xiàn)配置 (2) MCLK DIN[31:0] DOUT[31:0] D[31:0] READ WRITE READ DIN1 DIN1 DOUT DIN2 DIN2 DOUT 10 TM 10 12v05 ARM7TDMI Bus Interface 地址總線(xiàn) ? 32 位 (4G字節(jié) ) 尋址能力。 ? 流水線(xiàn)地址。 ? 為獲得較好的系統(tǒng)性能，建議使用默認(rèn)時(shí)序。 11 TM 11 12v05 ARM7TDMI Bus Interface 地址總線(xiàn)控制 ? APE 和 ALE – 輸入 ? ARM 建議兩個(gè)信號(hào)都為高，以便有最長(zhǎng)的時(shí)間進(jìn)行地址譯碼。 ? APE: 地址流水線(xiàn)使能 ? APE = 1 – 地址是流水線(xiàn)的 (在后續(xù)的相位 2提供 ). ? APE = 0 – 重新定時(shí)地址改變的時(shí)序，從 MCLK的下降沿開(kāi)始。 ? ALE : 地址鎖存使能 ? 控制對(duì) A[31： 0]的透明鎖存。 12 TM 12 12v05 ARM7TDMI Bus Interface 流水線(xiàn)地址時(shí)序 (推薦設(shè)置 ) ? ALE 和 APE 均為高 MCLK A[31:0] ALE APE Phase 2 Phase 1 Address D[31:0] (in) Dx 13 TM 13 12v05 ARM7TDMI Bus Interface APE對(duì)地址時(shí)序的作用 MCLK A[31:0] ALE APE Phase 2 Phase 1 Address D[31:0] (in) Dx 14 TM 14 12v05 ARM7TDMI Bus Interface 總線(xiàn)三態(tài)控制 (1) ? ABE – 輸入 : 地址總線(xiàn)使能 ? 當(dāng) ABE 為低時(shí)，下面的信號(hào)處于高阻狀態(tài)： A[31:0], nRW, LOCK, MA
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