[高等教育]第6章總線系統(tǒng)-展示頁(yè)
2025-01-28 10:28本頁(yè)面
【正文】 統(tǒng)總線是 CPU、主存和通道 (IOP)之間進(jìn)行數(shù)據(jù)傳送的公共通路；而 I/O總線是多個(gè)外部設(shè)備與通道進(jìn)行數(shù)據(jù)傳送的公共通路 。 3. 三總線結(jié)構(gòu) 3. 三總線結(jié)構(gòu) 通道 (Channel)是一臺(tái)具有特殊功能的處理器(IOP)，分擔(dān)了一部分 CPU的功能，以 實(shí)現(xiàn)對(duì)外設(shè)的統(tǒng)一管理及外設(shè)與主存之間的數(shù)據(jù)傳送 ，提高了CPU的效率，但以花費(fèi)更多的硬件為代價(jià)。 注 ：以增加硬件為代價(jià)。此時(shí)外圍設(shè)備通過與 CPU中的控制部件交換信息的方式占有總線。 單總線系統(tǒng)中，對(duì)輸入 /輸出設(shè)備的操作，完全和主存的操作方法一樣來(lái)處理。 要求 ： 連到總線上的邏輯部件必須高速運(yùn)行。 (2) BURST總線周期： 由一次地址時(shí)間和多次數(shù)據(jù)時(shí)間組成。 3 衡量總線性能的指標(biāo)： 總線帶寬 ： 總線本身所能達(dá)到的最高傳輸速率 ， 單位： MB/S。 控制向總線發(fā)送信息通常用 帶有高阻態(tài)輸出的選通門 實(shí)現(xiàn)。 （ 3） I/O總線 ： 中、低速 I/0設(shè)備間 互相連接的總線 。 2 總線分類 （ 1） 內(nèi)部總線 ： CPU內(nèi)部 連接各寄存器及運(yùn)算部件之間的總線 。? 總線的概念和結(jié)構(gòu)形態(tài) ? 總線接口 ? 總線仲裁、定時(shí)和數(shù)據(jù)傳送模式 ? PCI總線 ? ISA總線和 Futurebus+總線 第 6章 總線系統(tǒng) (Bus System) 1 概念 是構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件 （運(yùn)算器、控制器、存儲(chǔ)器、輸入 /輸出設(shè)備） 之間進(jìn)行數(shù)據(jù)傳送的公共通路 。 總線（ BUS）的基本概念 總線的概念和結(jié)構(gòu)形態(tài) 由傳輸信息的 電路 和管理信息傳輸?shù)?協(xié)議 組成 。 （ 2） 系統(tǒng)總線 ： CPU同 計(jì)算機(jī)系統(tǒng)的其他 高速功能部件 (存儲(chǔ)器、通道等 )間互相連接的總線 。 注 ： 在任何時(shí)刻，只可以有 一個(gè)部件 向總線上發(fā)送信息 ，但卻可以 有一個(gè)或多個(gè)部件 同時(shí)接收信息 。 總線（ BUS）的基本概念 ① 總線寬度； ② 總線控制方式； ③ 時(shí)鐘模式； ④ 總線復(fù)用； ⑤ 信號(hào)線數(shù)； ⑥ 總線帶寬； ⑦ 其它標(biāo)準(zhǔn) ： 如總線負(fù)載能力，電源電壓等 。 4 總線周期 (1) 正?？偩€周期： 由一次地址時(shí)間和一次數(shù)據(jù)時(shí)間組成。 例： 〔 1〕 某總線在一個(gè)總線周期中并行傳送 4個(gè)字節(jié)的數(shù)據(jù)， 假如一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為 33MHz，總線帶寬是多少？ 〔 2〕 如果一個(gè)總線周期中并行傳 送 64位數(shù)據(jù)，總線時(shí)鐘頻率升為 66MHz，總線帶寬是多少？ 解 ： 〔 1〕 設(shè)總線帶寬用 Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用 D來(lái)表示，則： Dr =D/T=D*f=4B*33*106=132MB/s 〔 2〕 64位 =8B Dr =D/T=D*f=8B*66*106=528MB/s 思考 ： 如果一個(gè)總線周期等于兩個(gè)總線時(shí)鐘周期，其它條件不變，結(jié)果又該怎樣 ？ 總線（ BUS）的基本概念
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