【正文】 0FFFBh ； 通用 I/O端口的 D2位為 0 b3 .word 0FFF7h ； 通用 I/O端口的 D3位為 0 b4 .word 0FFEFh ； 通用 I/O端口的 D4位為 0 b5 .word 0FFDFh ； 通用 I/O端口的 D5位為 0 b6 .word 0FFBFh ； 通用 I/O端口的 D6位為 0 b7 .word 0FF7Fh ； 通用 I/O端口的 D7位為 0 GPR0 .word 0 ； 通用目的寄存器 .include .def _c_into .text _c_into: LDP 0h ； 設(shè)置 DP=0 SETC INTM ； 禁止中斷 （ 1） IOPx0~ IOPx7（ x=A、 B、 C、 E、 F）輪流設(shè)置低電平輸出 SETC CNF SPLK 0000h,IMR ； 屏蔽所有中斷 LACC IFR ； 讀中斷標(biāo)志 SACL IFR ； 清所有中斷標(biāo)志 LDP 00E0h SPLK 0000h, SCSR1 SPLK 006Fh,WDCR ； 禁止 WD LDP 6h ； 設(shè)置 DP=6h， 則地址為 300h～ 37Fh SPLK 0h,GPR0 ； 為外部地址空間設(shè)置等待狀態(tài) OUT GPR0,WSGR LDP 00E1h ； 設(shè)置 DP=E1h， 則地址為 7080h～ 70FFh SPLK 00000h,MCRA ； 定義 IOPAn和 IOPBn作為通用 I/O引腳 SPLK 0FF00h,MCRB ； 定義 IOPCn作為通用 I/O引腳 SPLK 00000h,MCRC ； 定義 IOPEn和 IOPFn作為通用 I/O引腳 SPLK 0FFFFh,PADATDIR ； 所有引腳均配置為輸出并置為高電平 SPLK 0FFFFh,PBDATDIR SPLK 0FFFFh,PCDATDIR SPLK 0FFFFh,PEDATDIR SPLK 0FFFFh,PFDATDIR MAIN: LDP 0 LAR AR0,300h ； 300h單元的內(nèi)容 (位模式： FFFEh)送 ； AR0 LAR AR1,7 ； ARl是計(jì)數(shù)器 LOOP: MAR *,AR0 ； 下次輔助寄存器為 AR0 LACC *+,AR2 ； 裝載位模式到累加器 ， AR0=301h， 下次 ；輔助寄存器為 AR2 LDP 00E1h SACL PADATDIR ； 輸出同樣的位模式到所有的通用 I/O口 SACL PBDATDIR SACL PCDATDIR SACL PEDATDIR SACL PFDATDIR CALL DELAY ； 在每個(gè)模式間延時(shí) MAR *,AR1 ； 檢查是否所有的 8個(gè)位模式己被輸出引腳 ； 輪流被置為低 )， 若沒(méi)有則繼續(xù) BANZ LOOP B MAIN ； 循環(huán)輸出 DELAY: LAR AR2,0FFFFh ； 延時(shí)子程序 D_LOOP:RPT 0FFh NOP BANZ D_LOOP RET PHANTOM KICK_DOG ； 復(fù)位 WD計(jì)數(shù)器 B PHANTOM .end void sys_ini() { asm( setc INTM)。 如果 AnDIR=1即引腳 IOPAn(n:7~0)為輸出時(shí) ， 0 設(shè)置相應(yīng)的引腳使其輸出為低電平 。 如果 AnDIR=0即引腳 IOPAn(n:7~0)為輸入時(shí) ， 0 對(duì)應(yīng)的 I/O引腳輸入的值為低電平 。 1 定義對(duì)應(yīng)的引腳 IOPA7~IOPA0為輸出 。 I/O復(fù)用控制寄存器 數(shù)據(jù)和方向控制寄存器 端口 A數(shù)據(jù)和方向控制寄存器 (PADATDIR) ——地址 7098h D15~D8 AnDIR——定義 IOPAn(n： 7~0)引腳的方向和電平 。讀通用 I/O引腳的電平或向引腳輸出電平，實(shí)際上是對(duì)相應(yīng)的寄存器 (PxDATDIR)進(jìn)行讀寫(xiě)操作。 （ 1） I/O復(fù)用控制寄存器 (MCRx,x=A,B,C) 控制兩種功能的選擇。 LF240x有 41個(gè)數(shù)字 I/O口，所有這些共享引腳的功能可通過(guò)數(shù)字 I/O模塊中的 9個(gè) 16位控制寄存器來(lái)控制。 LF240x有 41個(gè)數(shù)字 I/O口，其中絕大多數(shù)具有另一功能，“另一功能”都是 SCI、 SPI等片內(nèi)外設(shè)模塊的功能引腳。其中， I/O空間可接外部設(shè)備，是LF240x與外部設(shè)備聯(lián)系的接口。 數(shù)字輸入 /輸出 (I/O)模塊 LF240x采用哈佛結(jié)構(gòu)，有 3個(gè)獨(dú)立的空間：程序空間、數(shù)據(jù)空間和I/O空間。 一旦復(fù)位由內(nèi)部釋放 ， CPU就開(kāi)始執(zhí)行程序 ， 同時(shí) WD定時(shí)器就開(kāi)始計(jì)數(shù) 。 當(dāng)系統(tǒng)上電復(fù)位時(shí) ， 看門(mén)狗就被使能 。 所以一旦軟件執(zhí)行了錯(cuò)誤的 WDCR寫(xiě)操作或一個(gè)外部激勵(lì)干擾 (例如電壓尖峰或其他干擾源 )破壞了 WDCR的內(nèi)容 ， 即除 101以外的任何值寫(xiě)到 WDCR的 D5~D3位都會(huì)產(chǎn)生一個(gè)系統(tǒng)復(fù)位 。 （ 2） 、 使用 WD檢查位 WD定時(shí)器控制寄存器 (WDCR)的檢查位 (WDCHK2~WDCHK0)一直和一個(gè)二進(jìn)制常量 101相比較 。 當(dāng)系統(tǒng)不正常時(shí) ， 也就不能給 WDKEY寫(xiě)入正確值使 WDCNTR清 0，則 WDCNTR將計(jì)滿溢出 ， 并在一個(gè) WDCLK(或用 WDCLK除以預(yù)定標(biāo)因子 )時(shí)鐘后發(fā)生系統(tǒng)復(fù)位操作 。 （ 3） WD定時(shí)器控制寄存器 (WDCR)——地址 7029h 8位 WDCR用來(lái)存放看門(mén)狗配置的控制位。 8位 WDKEY是一個(gè)可讀寫(xiě)寄存器 ， 復(fù)位后為 0。 （ 2） WD復(fù)位關(guān)鍵字寄存器 (WDKEY)——地址 7025h 當(dāng) 55h及緊接其后的 AAh(復(fù)位關(guān)鍵字 )寫(xiě)入 WDKEY時(shí) ， 將清除WDCNTR。 WDCNTR是一個(gè)只讀寄存器 ， 復(fù)位后為 0， 寫(xiě)寄存器無(wú)效 。WDCLK都將使能 WD定時(shí)器功能 。 WDCLK的頻率由下式計(jì)算： WDCLK=(CLKOUT)／ 512 當(dāng) CLKOUT=40MHz時(shí) ， WDCLK=78125Hz是一個(gè)典型值 。 當(dāng) CPU處于低功耗模式 IDLE1和 IDLE2時(shí) ， 仍能保證看門(mén)狗繼續(xù)計(jì)數(shù) 。 WD模塊的所有寄存器都是 8位長(zhǎng) ， 該模塊與 CPU的 16位外設(shè)總線的低 8位相連 。 因此看門(mén)狗的監(jiān)視功能可增強(qiáng)CPU的可靠性 ， 以確保系統(tǒng)運(yùn)行的安全和穩(wěn)定 。第 9章 TMS320LF240x片內(nèi)外設(shè) 看門(mén)狗 (WD)定時(shí)器模塊 看門(mén)狗 (WD)定時(shí)器模塊用來(lái)監(jiān)視軟件和硬件操作 ， 在軟件進(jìn)入一個(gè)不正確的循環(huán)或者 CPU出現(xiàn)暫時(shí)性異常時(shí) ， WD定時(shí)器溢出以產(chǎn)生一個(gè)系統(tǒng)復(fù)位 。 大多數(shù)芯片的異常操作和 CPU非正常工作的情況都能通過(guò)看門(mén)狗的功能清除和復(fù)位 。 看門(mén)狗 (WD)定時(shí)器模塊的結(jié)構(gòu) 看門(mén)狗 (WD)定時(shí)器模塊的結(jié)構(gòu)如下圖所示 。 看門(mén)狗定時(shí)器的時(shí)鐘 (WDCLK)是一個(gè)低頻時(shí)鐘 ， 由 CPU的CLKOUT產(chǎn)生 。 僅當(dāng)看門(mén)狗使能時(shí) ， WDCLK才有效 。 除 HALT低功耗模式外 ， 無(wú)論片內(nèi)任一寄存器的狀態(tài)如何 。 WD模塊的結(jié)構(gòu)框圖 WD模塊有 3個(gè)控制寄存器對(duì)其進(jìn)行控制和管理： （ 1） WD計(jì)數(shù)寄存器 (WDCNTR)——地址 7023h 8位 WD計(jì)數(shù)寄存器存放 WD計(jì)數(shù)器的當(dāng)前值 D7~D0。 由預(yù)定標(biāo)器的輸出提供計(jì)數(shù)時(shí)鐘 。 其他任何值的結(jié)合寫(xiě)入或?qū)懭肴魏沃刀疾荒芮宄齏DCNTR。 讀該寄存器WDKEY并不返回最近的關(guān)鍵字值 ， 而是返回 WDCR的內(nèi)容 。 看門(mén)狗 (WD)定時(shí)器的操作 （ 1） 、 WD計(jì)數(shù)器 ( WDCNTR)溢出或向 WD復(fù)位關(guān)鍵字寄存器(WDKEY)寫(xiě)入一個(gè)不正確的值 當(dāng)系統(tǒng)正常工作時(shí) ， WD計(jì)數(shù)器 WDCNTR以 WD控制寄存器所選的速率進(jìn)行增計(jì)數(shù) ， 在 WDCNTR溢出前 ， 只要給復(fù)位關(guān)鍵字寄存器WDKEY寫(xiě)入一個(gè)正確值 (先寫(xiě)入 55h， 緊接著寫(xiě)入 AAh)就可以使WDCNTR清 0， 即從 0開(kāi)始計(jì)數(shù)而不會(huì)產(chǎn)生溢出 。 任何其他次序的寫(xiě)入 55h和 AAh值或?qū)懭肫渌刀疾荒苁?WDCNTR清 0， 從而使系統(tǒng)復(fù)位 。 如果 WD檢查位與這個(gè)值不匹配 ， 就會(huì)產(chǎn)生一個(gè)系統(tǒng)復(fù)位 。 注意 ， 向 WDCR寫(xiě)入值時(shí)必須包括寫(xiě)到 D5~D3的值 101。 WD定時(shí)器被缺省為最快的WD速率 。 因此為了避免過(guò)早發(fā)生復(fù)位 ， 應(yīng)在程序剛開(kāi)始時(shí)就對(duì) WD進(jìn)行配置 。 3個(gè)空間對(duì)外共用一個(gè) 16位地址總線和一個(gè) 16位數(shù)據(jù)總線，并以 3個(gè)片選線、和區(qū)分不同空間。 數(shù)字 I/O模塊也具有連接外部設(shè)備的功能，是 LF240x除 I/O空間外另一個(gè)與外部設(shè)備聯(lián)系的接口。數(shù)字 I/O口是第二功能。 控制寄存器可以分為兩類。 （ 2）數(shù)據(jù)和方向控制寄存器 (PxDATDIR,x=A,B,C,D,E,F) 當(dāng)引腳作為通用 I/O時(shí)，用來(lái)控制選擇各 I/O引腳的數(shù)據(jù)方向 (輸入還是輸出 )和當(dāng)前引腳對(duì)應(yīng)的電平 (高或低 )。 I/0復(fù)用控制寄存器用來(lái)控制多路選擇器，選擇功能復(fù)用引腳是作為特殊功能 (=1)還是通用 I/0功能 (=0)。 0 定義對(duì)應(yīng)的引腳 IOPA7~IOPA0為輸入 。 D7~D0 IOPAn——I/O引腳名 (n： 7~0)。 1 對(duì)應(yīng)的 I/O引腳輸入的值為高電平 。 1 設(shè)置相應(yīng)的引腳使其輸出為高電平 。 asm( clrc SXM)。 * WDCR=0x00E8。 } void IOPort_Initializing() { * MCRA=0x0FFF。 } （ 2） IOPB端口 4個(gè) LED循環(huán)顯示 include “” unsigned int led。 unsigned int k。 IOPort_Initializing() led=0x0080。i4。0x0FF00。 for(k=0。k++) { asm(“ nop”)。 } led=led1 if(led==0x0008) led=0x0080。 每個(gè)事件管理器模塊都含有： （ 1） 兩個(gè) 16位通用可編程定時(shí)器 GPtimer1， GPtimer2。 （ 3） 3個(gè)捕獲單元 CAP。 （ 5） 中斷邏輯 。 每個(gè)通用定時(shí)器可以各自獨(dú)立工作 ， 也可以相互同步工作 。 每個(gè)通用定時(shí)器包括： （ 1） 一個(gè) 16位可讀／寫(xiě)的定時(shí)器計(jì)數(shù)器 TxCNT(x=1,2,3,4)。 （ 3） 一個(gè) 16位可讀 /寫(xiě)的定時(shí)器周期寄存器 TxPR(x=1,2,3,4)。 （ 5） 一個(gè)通用定時(shí)器比較輸出引腳 TxCMP/TxPWM(x=1,2,3,4)。 （ 7） 控制和中斷邏輯 。 D14 T2STAT/T4STAT——通用定時(shí)器 2/4的計(jì)數(shù)狀態(tài) ， 只能讀 。 1 增計(jì)數(shù) 。 0 減計(jì)數(shù) 。 D12~D11 Reserved——保留位 。 00 不啟動(dòng)模數(shù)轉(zhuǎn)換 。 10 周期中斷標(biāo)志啟動(dòng) 。 D8~D7 T1TOADC/T3TOADC——設(shè)置通用定時(shí)器 1/3啟動(dòng)模數(shù)轉(zhuǎn)換事件 。 01 下溢中斷標(biāo)志啟動(dòng) 。 11 比較中斷標(biāo)志啟動(dòng) 。 0 禁止所有通用定時(shí)器比較輸出 (比較輸出都置成高阻態(tài) )。 D5~D4 Reserved——保留位 。 00 強(qiáng)制為低電平 。 10 高電平有效 。 D1～ D0 T1PIN/T3PIN———設(shè)置通用定時(shí)器 1/3比較輸出極性 。 01 低電平有效 。 11 強(qiáng)制為高電平 。 00 仿真懸掛時(shí)立即停止 。 1x 操作不受仿真懸掛的影響 。 D12~D11 TMODE——