【正文】 ,若是則加一，否則為 0 //Horizontal Sync if(H_Cont==H_FRONT1) //Front porch end VGA_HS = 139。 else H_Cont = 139。 end else begin if(H_ContH_TOTAL) H_Cont = H_Cont+139。 VGA_HS = 0。 圖 VGA 工作時鐘的產(chǎn)生 編寫 VGA 行頻率程序 ，場頻率程序，和 有效顯示標(biāo)志位產(chǎn)生 程序 。設(shè)置輸入時鐘 50MHz，輸出 25 MHz，得到時鐘可例化 .v 文件、圖形文件等。 程 序 引 腳 定 義行 頻 、 場 頻 參 數(shù) 描 述數(shù) 據(jù) 類 型 w i r e 、 r e g 參 數(shù) 描 述時 鐘 發(fā) 生 器行 、 場 同 步 信 號 產(chǎn) 生 及X 、 Y 有 效 標(biāo) 志 位 產(chǎn) 生設(shè) 置 條 紋 顯 示R 、 G 、 B 控 制 顯 示 器 顯 示 圖 設(shè)計代碼編寫總體框圖 VGA 工作時鐘頻率為 25MHz，但系統(tǒng)只能提供 OSC 為 50MHz 的頻率，故需通過二分頻來滿足 VGA 工作時鐘要求。本設(shè)計的目標(biāo)是：運用 Verilog HDL 實現(xiàn)通過 VGA 接口使圖形和文字在顯示器上的顯示。將 Verilog 硬件描述語言設(shè)計與原理圖設(shè)計相結(jié)合，逐一對每個功能模塊進(jìn)行仿真，使頂層 VGA圖像控制器的模塊實體仿真綜合得以順利通過。 VGA 編程設(shè)計 VGA 圖像控制器是一個較大的數(shù)字系統(tǒng)。其中包括 8 個輸入信號，它們是：紅、綠、藍(lán)三種顏色信號輸入 VGA_R[0:9]、 VGA_G[0:9]、 VGA_B[0:9] ，復(fù)合空白對照輸入信號 VGA_BLANK，復(fù)合同步控制輸入 VGA_SYNC，輸入時鐘VGA_CLOCK，以及行場頻率輸入信號 VGA_HS、 VGA_VS[11]。 圖 VGA 電路原 理圖 DE2 開發(fā)板包括一個 15 針的 VGA 輸出的 DSUB 連接器。本系統(tǒng)結(jié)構(gòu)簡單、設(shè)計方便，從而實現(xiàn) 顯示條紋的 功能。 C l o c kI n p u tF P G AR G BD / A 轉(zhuǎn) 換V G A 接 口H s y n cV s y n c 圖 硬件結(jié)構(gòu)設(shè)計示意圖 本系統(tǒng)用到的有：一塊 FPGA 核心板，板上有 CycloneII EP2C35F672 芯片以及外圍電路； D/A 轉(zhuǎn)換電路； VGA 接口電路。本系統(tǒng)由 FPGA 最小系統(tǒng)、 D/A 轉(zhuǎn)換模塊、顯示接口模塊組成，從而實現(xiàn)對行場信號的控制。 4 設(shè)計實現(xiàn) 本次 設(shè)計采用 VGA 的工作標(biāo)準(zhǔn)（ 64048060Hz）模式，對應(yīng)的時鐘頻率（ Clock Frequency）為 （ 像素輸出頻率 ） ；行頻（ Line Frequency）為31946Hz；場頻（ Field Frequency）為 (每秒圖像刷新頻率 )，設(shè)計 VGA顯示控制器時，并需要嚴(yán)格遵循 “VGA工業(yè)標(biāo)準(zhǔn) ”，否則會損壞 VGA 顯示器 。 它是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 建 立 工 程設(shè) 計 輸 入 （ 本 設(shè) 計 為V e r i l o g H D L ）綜 合布 局 布 線時 序 分 析仿 真配 置 加 載下 載 測 試調(diào) 試工 程 更 改 管 理 圖 Quartus II 開發(fā)流程框圖 本次設(shè)計用 的是 實驗室資源 Quartus II 版本。由于Cyclone II 系列芯片有高性能、高密度和非常大的靈活性，所以采用該芯片可以很好的實現(xiàn)設(shè)計功能。 Cyclone II 系列的 EP2C35F672C6 芯片，它具有 672 個引腳，其中 475 個 I/O 通信口。DE2 開發(fā)板的資源非常豐富，主要器件接口 有 ： FPGA； I/O 驅(qū)動 ； 存儲 設(shè)備；開關(guān)，發(fā)光二極管，液晶和晶振 ； 超強多媒體 。 DE2 以 Cyclone II FPGA 為核心芯片， 可自由選擇存儲卡以及一些高級的 I/O口驅(qū)動，對各類數(shù)字系統(tǒng)的實現(xiàn)來說是一個理想的平臺，它還有音頻、視頻、網(wǎng)絡(luò)和存儲設(shè)備。 DE2 板包括了很多開關(guān)（兼有撥動開關(guān)和按鍵），發(fā)光二極管和七段數(shù)碼管。 DE2 開發(fā)板是以 Cyclone II 2C35FPGA 為特點的 672 針引腳的包裝。 3 軟硬件開發(fā)概述 DE2 開發(fā)板 本次設(shè)計使用的是 Altera 公司的 DE2 開發(fā)板，如圖 所示。每行掃描完 成一次時，以場掃描的溢出信號作為時鐘，每一個時鐘周期，對應(yīng)屏幕上的一行。行掃描時序 如 圖 所示。 行掃描從每一行的左邊開始，采用的時鐘為 25MHz,每一個時鐘周期，對應(yīng)該行上的一個像素點。期間對電子束進(jìn)行行消隱。掃描是從屏幕的左上方開始，從左到右，從上到下。行時序和幀時序都需要產(chǎn)生 同步 脈沖 (Sync a)、顯示后沿 (Back porch b)、顯示時序段 (Display interval c)和顯示前沿 (Front porch d)四個部分。 要實現(xiàn) VGA 顯示就要解決數(shù)據(jù)來源、 數(shù)據(jù)存儲 、時序?qū)崿F(xiàn)等問題，其中關(guān)鍵還是如何實現(xiàn) VGA 時序。 表 主要 端口說明 端口 功能 OSC_50 輸入，時鐘信息 RST_n 輸入，復(fù)位信號，低電平有效 SW 輸入，電鍵選擇 VGA_CLK 輸出， VGA 工作時鐘，由 OSC_50 二分頻產(chǎn)生 VGA_HS 輸出， VGA 行頻率輸入信號 VGA_VS 輸出， VGA 場頻率輸入信號 VGA_BLANK 輸出， VGA 復(fù)合空白對照輸入信號，高電平時有效 VGA_SYNC 輸出， VGA 同步信號，低電平有效 VGA_R 輸出， VGA 紅色信號輸入信號， 10 位 VGA_G 輸出， VGA 綠色信號輸入信號， 10 位 VGA_B 輸出， VGA 藍(lán)色信號輸入信號， 10 位 工作原理 通用 VGA 顯示卡 系統(tǒng)主要由控制電路、顯示 緩存 區(qū)和視頻 BIOS（ Basic Input Output System 即基本輸入輸出系統(tǒng)）程序三個部分組成?，F(xiàn)行的 VGA 接口設(shè)計都用于 CRT 顯示器，用于計算機的輸出設(shè)備。 RS343 電平標(biāo)準(zhǔn)的峰峰值電壓為 1V。其中，除了 2 根 NC（ Not Connect） 信號、3 根顯示數(shù)據(jù)總線和 5 個 GND 信號，比較重要的是 3 根 RGB 彩色分量信號和 2根掃描同步信號 HSYNC 和 VSYNC 針。 2 VGA 介紹 VGA(Video Graphics Array)是 IBM在 1987 年隨 PS/2 機一起推出的一種視頻傳輸標(biāo)準(zhǔn) ，具有 分辨率 高、顯示速率快、顏色豐富等優(yōu)點，在彩色 顯示器 領(lǐng)域得到了廣泛的應(yīng)用。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的 電路 功能。 FPGA 的編程無須專用的 FPGA 編程器 ，只須用通用的EPROM、 PROM 編程器即可。 加電時， FPGA 芯片 將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài) 。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行 編程 。 5) FPGA 采用高速 CMOS 工藝， 功耗 低，可以與 CMOS、 TTL 電平兼容。 3） FPGA 內(nèi)部有豐富 的觸發(fā)器 和 I/O 引腳。 基本特點 1）采用 FPGA 設(shè)計 ASIC 電路（專用集成電路） ，用戶不需要投片生產(chǎn)，就能得到合用 的芯片 。 FPGA 利用小型查找表（ 161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個 D 觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動 I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功 能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 工作原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這 樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分?；?FPGA 的條紋顯示設(shè)計與實現(xiàn) 1 FPGA 介紹 FPGA（ Field Programmable Gate Array， 現(xiàn)場可編程門陣列），它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為 ASIC（ Application Specific Integrated Circuit， 專用集成電路）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 現(xiàn)場可編程門陣列（ FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比，F(xiàn)PGA 具有不同的結(jié)構(gòu)。 FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA 所能實現(xiàn)的功能， FPGA 允許無限次的編程。 2） FPGA 可做其它全定制或半定制 ASIC 電路 的中試樣片。 4） FPGA 是 ASIC 電路 中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式，采用不同的 編程方式。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM即可。因此，F(xiàn)PGA 的使用非常靈活 。 VGA（ Video Graphics Array，視頻圖像陣列 ）接口是一種 D 型接口，上面共有 15 針孔，分成三排，沒排五個。 VGA 接口中彩色分量采用 RS343 電平標(biāo)準(zhǔn)。 VGA 接口是顯卡上應(yīng)用最為廣泛的接口類型，多數(shù)的顯卡都帶有此種接口。 主要端口說明 如 表 所示 。控制電路主要完成時序發(fā)生、顯示 緩沖區(qū) 數(shù)據(jù)操作、主時鐘選擇和 D/A（ Digital to Analog 即將 數(shù)字信號 轉(zhuǎn)換為 模擬信號 ）轉(zhuǎn)換等功能；顯示緩沖區(qū)提供顯示 數(shù)據(jù)緩存 空間；視頻BIOS 作為控制程序固化在 顯示卡 的 ROM（ ReadOnly Memory 即只讀 存儲器 ）中。 VGA 的標(biāo)準(zhǔn)參考顯示時序如圖 2 所示。 VGA 顯示采用逐行掃描方式。每掃完一行，電子 束回到左邊下一行的開始位置。并在每行結(jié)束時，用行同步信號對行進(jìn)行同步，掃描完所有行后，再用場同步信號對場進(jìn)行同步，并使電子束回到屏幕的左上方，同時對場進(jìn)行消隱，并預(yù)備下一次掃描。從左到右的掃描過程中，包括行消隱、行圖像輸出兩個過程，每完成一次從左到右的行掃描，則顯示一行的像素點。 圖 VGA 行掃描時序 場掃描從屏幕最上端一行開始，從上到下進(jìn)行掃描。場掃描的過程，包括場消隱、場圖像輸出兩個過程，每完成一次從上到下的場掃描過程，則完成一幀圖像的輸出 。 圖 DE2 開發(fā)板 在本次設(shè)計中，所用 實驗室資源 DE2 板（ EP2C35F672C6）除了將其數(shù)據(jù)線與所用電腦主機相連外，還需用 9V 電源，否則 DE2 板無法工作。板上所有重要的部件都與板上的芯片相連，使用戶能夠控制板上各種的操作。需要進(jìn)行處理器和 I/O 接口實驗時，也有標(biāo)準(zhǔn) MIC、 linein、 lineout 接口（ 24 位音頻解編碼器）， videoin(TV Decoder)和 VGA(10bit DAC)； DE2 還提供了 接口（包括主、從 USB）， 10/100M 自適應(yīng)以太網(wǎng)，紅外（ IRDA）接口，以及 SD 卡接口。對以 Altera Nios II 為處理器的嵌入式應(yīng)用中也是一個理想工具。 本系統(tǒng)選用的 是 Altera 公司的 Cyclone II 系列的 EP2C35F672C6 芯片，此系列芯片不但具有高性能、高密度和非常大的靈活性，還具有改進(jìn)的結(jié)構(gòu)、先進(jìn)的處理技術(shù)、現(xiàn)代化的開發(fā)工具以及多個宏功 能模塊可選用等優(yōu)點。同時還有 33216 個邏輯單元、 105M4K RAM、 35 個乘法器以及 4 個同步邏輯器。 Quartus II 的使用 Quartus II 開發(fā)流程如圖 所示。 本設(shè)計中的軟件設(shè)計是基于硬件描述語言 Verilog HDL 編程語言 。 Verilog HDL 是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言 ，它 簡單、規(guī)范，描述硬件單元的結(jié)構(gòu)單元的結(jié)構(gòu)簡單且易讀 。 硬件結(jié)構(gòu) 系統(tǒng)的硬件電路在 Altera 公司的 DE2 開發(fā)板上完成，實現(xiàn) FPGA 對 VGA 顯示器的控制。其結(jié)構(gòu)如圖 所示。通過計算機編程，將圖像數(shù)據(jù)與時序信號一同下載進(jìn)入 FPGA,經(jīng)過 FPGA 的處理，再通過 D/A 轉(zhuǎn)換電路，完成數(shù)字信號向模擬信號的轉(zhuǎn)換，最后由 VGA 接口輸出，在顯示器上顯示圖像。 設(shè)計原理圖 本設(shè)計使用 640480 的分辨率， VGA 電路原理如圖 所示。在 VGA 同步信號提供直接的 Cyclone II 器件和模擬器件 ADV7123 三重 10 位高速視頻 DAC 是用來產(chǎn)生模擬數(shù)據(jù)信號（紅色，綠色和藍(lán)色）。這些電路組合能最高支持 16001200100MHz 的分辨率。本設(shè)計顯示圖像時采用模塊化設(shè)計原則和自頂向下的設(shè)計思想，進(jìn)行功能分離并按層次設(shè)計。 VGA 控制器