【正文】 39。clk)beginflag=flag+1。flag。a,b,c,d,e,f,g。flag,a,b,c,d,e,f,g。in1。reginput譯碼器北京理工實(shí)驗(yàn)箱moduleendcaseb1000111。439。hE:{a,b,c,d,e,f,g}=739。b0111101。439。hC:{a,b,c,d,e,f,g}=739。b0011111。439。hA:{a,b,c,d,e,f,g}=739。b1111011。439。d8:{a,b,c,d,e,f,g}=739。b1110000。439。d6:{a,b,c,d,e,f,g}=739。b1011011。439。d4:{a,b,c,d,e,f,g}=739。b1111001。439。d2:{a,b,c,d,e,f,g}=739。b0110000。439。d0:{a,b,c,d,e,f,g}=739。begina,b,c,d,e,f,g。D。a,b,c,d,e,f,g。led(a,b,c,d,e,f,g,D)。3線－ 8線譯碼器輸入端例 141l 設(shè)計(jì)一個(gè)電路，使八個(gè)數(shù)碼管依次同時(shí)顯示 0、 ……A 、 B、 …E 、 F。解決的方法是采用動(dòng)態(tài)掃描顯示l 北理工生產(chǎn)的實(shí)驗(yàn)箱，只能用動(dòng)態(tài)掃描方式進(jìn)行數(shù)碼管顯示。 1001100111101110101101111110011101101010110110010011g輸出字形1ec10123456789AbCdEFDCBADCBA數(shù)碼管直接驅(qū)動(dòng)輸入a101110111100101111101111011111100111011010101101100111110110101101110001001000110110000在譯碼器設(shè)計(jì)時(shí)，這種方式是很直觀的，但在計(jì)數(shù)器設(shè)計(jì)時(shí)，這樣的驗(yàn)證方式就顯得很不直觀，尤其當(dāng)計(jì)數(shù)器的位數(shù)增加時(shí)（如百進(jìn)制計(jì)數(shù)），太多的發(fā)光管將使結(jié)果的讀出非常困難。endl endcaseEnd掃描顯示實(shí)驗(yàn)室 B掃描顯示電路ltemp=in8。ms7=1。endl 6:begintemp=in6。ms5=1。endl 4:begintemp=in4。ms3=1。endl 2:begintemp=in2。ms1=1。(flag)l 0:beginl flag=flag+1。clk)l beginl {ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8}=839。temp,flag。[3:0]ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。in1,in2,in3,in4,in5,in6,in7,in8。l inputl inputendcaseendendmodulel moduledefault:{a,b,c,d,e,f,g}=739。hF:{a,b,c,d,e,f,g}=739。b1001111。439。hD:{a,b,c,d,e,f,g}=739。b1001110。439。hB:{a,b,c,d,e,f,g}=739。b1110111。439。d9:{a,b,c,d,e,f,g}=739。b1111111。439。d7:{a,b,c,d,e,f,g}=739。b1011111。439。d5:{a,b,c,d,e,f,g}=739。b0110011。439。d3:{a,b,c,d,e,f,g}=739。b1101101。439。d1:{a,b,c,d,e,f,g}=739。b1111110。注意：十二進(jìn)制計(jì)數(shù)器自行設(shè)計(jì) case(temp)439。八組數(shù)據(jù)可以不全部都有，如此例中，十二進(jìn)制數(shù)的低四位送 in1,高四位送 in2，六十進(jìn)制數(shù)的低四位送 in3,高四位送 in4，其余數(shù)據(jù)端為空。問題是要把兩個(gè)計(jì)數(shù)器輸出的個(gè)位和十位數(shù)分別顯示在不同的數(shù)碼管上，用 Sel模塊實(shí)現(xiàn)。HDL完成in1=in1+1。elselin1=439。clk1)lbeginb1111110。b1000111。l439。hE:{a,b,c,d,e,f,g}=739。b0111101。l439。hC:{a,b,c,d,e,f,g}=739。b0011111。l439。hA:{a,b,c,d,e,f,g}=739。b1111011。l439。d8:{a,b,c,d,e,f,g}=739。b1110000。l439。d6:{a,b,c,d,e,f,g}=739。b1011011。l439。d4:{a,b,c,d,e,f,g}=739。b1111001。l439。d2:{a,b,c,d,e,f,g}=739。b0110000。l439。d0:{a,b,c,d,e,f,g}=739。ms8=1。endl 7:begintemp=in1。ms6=1。endl 5:begintemp=in1。ms4=1。endl 3:begintemp=in1。ms2=1。endl 1:begintemp=in1。l caseb00000000。l always(posedgel regl regl output[3:0]clk,reset,clk1。saomiao(reset,clk,clk1,ms1,ms2,ms3,ms4,l ms5,ms6,ms7,ms8,a,b,c,d,e,f,g)。b10000000。339。d6:out=839。b00100000。339。d4:out=839。b00001000。339。d2:out=839。b00000010。339。d0:out=839。out。in。out。decoder(out,in)。endmodulemoduleendcaseb1000111。439。hE:{a,b,c,d,e,f,g}=739。b0111101。439。hC:{a,b,c,d,e,f,g}=739。b0011111。439。hA:{a,b,c,d,e,f,g}=739。b1111011。439。d8:{a,b,c,d,e,f,g}=739。b1110000。439。d6:{a,b,c,d,e,f,g}=739。b1011011。439。d4:{a,b,c,d,e,f,g}=739。b1111001。439。d2:{a,b,c,d,e,f,g}=739。b0110000。439。d0:{a,b,c,d,e,f,g}=739。begina,b,c,d,e,f,g。D。a,b,c,d,e,f,g。led(a,b,c,d,e,f,g,D)。解決的方法是采用動(dòng)態(tài)掃描顯示動(dòng)態(tài)掃描顯示 (管腳見表 122)撥向 “動(dòng)態(tài) ”例 141l 設(shè)計(jì)一個(gè)電路，使八個(gè)數(shù)碼管依次同時(shí)顯示 0、 ……A 、 B、 …E 、 F。 1001100111101110101101111110011101101010110110010011g輸出字形1ecPLD引腳與外部器件連接鎖定東南大學(xué)實(shí)驗(yàn)箱的靜態(tài)顯示方式屬于BCD碼驅(qū)動(dòng) 撥向 “靜態(tài) ”數(shù)碼管直接驅(qū)動(dòng)輸入a100110011110110101101111001111111011101100111100101001111111110110100101111101010000000Yg 字形0YfYeYdYcYbA YaBC數(shù)碼管驅(qū)動(dòng)方式lBCD碼驅(qū)動(dòng)l 直接驅(qū)動(dòng)數(shù)碼管BCD 碼驅(qū)動(dòng)輸入 輸出D 用發(fā)光管的狀態(tài)驗(yàn)證設(shè)計(jì)是否滿足要求。symbol，經(jīng)過與編譯相同的過程后，生成的功能模塊被放入用戶庫， 生成功能模塊的方法為：選擇菜單 file\create塊語句 1；elseb0001。b0000。reset)l beginl if(!reset)or(posedgeclk,reset。l inputl regjsq16(q,clk,reset)。十進(jìn)制h位寬 ’基數(shù) 數(shù)值 db10000000。l 339。d6:out=839。b00100000。l 339。d4:out=839。b00001000。l 339。d2:out=839。b00000010。l 339。d0:out=839。out。in。out。decoder(out,in)。endcasel moduleendl endmodule模塊名（必須和存儲(chǔ)時(shí)的名稱相同）端口列表說明部分模塊主體結(jié)束行注釋部分模塊定義行事件控制的Always語句，一直監(jiān)測(cè)輸入信號(hào)，只要有變化，就執(zhí)行下面的塊語句。l beginl orl [1:0]in1,in2。wirel [1:0]in1,in2。inputl sum)。(in1,l /****************************************************/l module(2one(1twoadderl //RTLTYPE:l //Peterl //2023MayDATE:VERSION:NAME:l //adderMODULE:?有關(guān) VerilogEditorVerilog HDL語言輸入方式l 進(jìn)入 Windows操作系統(tǒng)，打開 MAX+Plus2；l 啟動(dòng) File\Project\NamellType中選擇 \HardwarePLD引腳與外部人工連接EPF10K10LC844圖 1216 DXTBIII型 EDA實(shí)驗(yàn)開發(fā)系統(tǒng) ,載板 ,芯片管腳與外圍信號(hào)沒有連接 ,需在實(shí)驗(yàn)中由你連接 。注意l 下載板有兩種 :）。單擊 Start，開始模擬；3）模擬完畢，單擊 Open 時(shí)序模擬仿真時(shí)序模擬：1）在菜單 Maxplus2中選 Simulator；2)Grid和Sh