【正文】 Adaptive Scan壓縮原理實驗過程：為了獲得較高的故障覆蓋率，我們采用了全掃描的設(shè)計方案，電路中共46137個觸發(fā)器，我們將其中除了兩個因需要必須為常數(shù)以外的全部單元替換成可掃描單元，掃描比例為100%。在Adaptive Scan中，測試激勵的解壓縮采用可配置的MUX網(wǎng)絡(luò)的方法，其基本原理和Illinois廣播式結(jié)構(gòu)相同，區(qū)別在于可以在移位的時候配置那些掃描鏈共享同一個輸入；測試響應(yīng)的壓縮采用XOR網(wǎng)絡(luò)的方法。為了減少測試成本，各種測試壓縮的方法被廣泛的應(yīng)用到VLSI測試中。然而，隨著電路規(guī)模的增大、觸發(fā)器個數(shù)的增多，如果要實現(xiàn)高覆蓋率的測試，掃描測試的數(shù)據(jù)量將急劇增加，從而給依賴于ATE的測試帶來一些問題：1）龐大的測試數(shù)據(jù)量一方面對ATE的存儲容量提出了更高的要求，另一方面也意味著較長的測試時間；2）盡管掃描向量的測試時間可以通過設(shè)計大量的掃描鏈來減少，但由于實際中芯片管腳數(shù)和ATE測試通道數(shù)的限制，可以由ATE直接驅(qū)動的內(nèi)部掃描鏈的條數(shù)是有限的，使得設(shè)計的掃描鏈過長，增加了測試時間。在設(shè)計掃描鏈時，同一條掃描鏈上的掃描觸發(fā)器屬于同一個時鐘域，這樣就可以避免因為時鐘域混插而導(dǎo)致移位時時鐘無法對齊的情況。掃描觸發(fā)器由一個D觸發(fā)器和一個多路選擇器MUX組成。在該處理器中，我們采用了Synopsis公司的DFT Compiler進(jìn)行掃描鏈的插入以及各種DFT規(guī)則的檢查?？紤]到LBIST在實際工程應(yīng)用上的難點（包括故障覆蓋率、面積和性能開銷等），我們在實際的DFT設(shè)計中并沒有采用LBIST，對芯片邏輯部分的測試仍然依賴于傳統(tǒng)的ATE。在后端的布局布線階段，也要考慮掃描鏈的重新規(guī)劃問題。 GodsonD 處理器結(jié)構(gòu)圖通常，DFT設(shè)計的流程是：首先在數(shù)字系統(tǒng)設(shè)計的較高層次，DFT設(shè)計者需要運用高層次的可測試性度量方法分析電路的可測試性問題，以對芯片的設(shè)計做相應(yīng)的修改，并且使設(shè)計的硬件描述語言的代碼風(fēng)格符合掃描設(shè)計規(guī)則，然后在RTL級完成BIST的設(shè)計，接著，在邏輯綜合之后．設(shè)計者進(jìn)行掃描鏈的插入。一級指令緩存和數(shù)據(jù)緩存的大小均為32KB，采用8 路組相連的結(jié)構(gòu)；二級緩存大小為512KB，采用8 路組相連結(jié)構(gòu)。其中復(fù)雜功能單元CFU 實現(xiàn)了32 條復(fù)雜指令，由于這些指令出現(xiàn)的概率非常小，所以用復(fù)雜功能單元對性能不會有太大的影響。 GodsonD 處理器概述GodsonD 處理器是一個64 位的、順序雙發(fā)射、支持X86 指令集的單核芯片。針對一款高性能通用處理器芯片設(shè)計，我們提供了全掃描設(shè)計的DFT解決方案。另外本章還綜述了測試壓縮的基本原理和一些方法，包括基于已有編碼方法的壓縮技術(shù)、基于線性擴展的壓縮技術(shù)和基于非線性擴展的壓縮技術(shù)。然而，全掃描設(shè)計對電路本身有很高的要求，必須遵循很多設(shè)計規(guī)則。全掃描設(shè)計的優(yōu)點在于可以高效地利用自動測試向量產(chǎn)生（Automatic Test Pattern Generation，ATPG）算法，采用組合電路模型，產(chǎn)生高效的測試向量，對門級固定型故障達(dá)到很高的故障覆蓋率。在Adaptive Scan中，測試激勵的解壓縮采用可配置的MUX網(wǎng)絡(luò)的方法，其基本原理和Illinois廣播式結(jié)構(gòu)相同，區(qū)別在于可以在移位的時候配置那些掃描鏈共享同一個輸入；測試響應(yīng)的壓縮采用XOR網(wǎng)絡(luò)的方法， DFT技術(shù)已經(jīng)成為處理器設(shè)計中一個重要的組成部分, 必須在設(shè)計的早期從芯片級對測試進(jìn)行規(guī)劃、確定測試策略和設(shè)計方法?；诜蔷€性擴展的壓縮技術(shù)在基于線性擴展的壓縮技術(shù)中，基于共享外部掃描輸入的廣播結(jié)構(gòu)是一種最簡單的線性關(guān)系, 而基于LFSR的壓縮方法和XOR網(wǎng)絡(luò)的方法都是用線性異或網(wǎng)絡(luò)來實現(xiàn)解壓縮電路，只是電路性質(zhì)不同，一個是時序電路，一個是組合電路。掃描鏈N掃描鏈(m1)N/M+2掃描鏈(m1)N/M+1掃描鏈N/M掃描鏈2掃描鏈1[8]（III.） 基于異或門網(wǎng)絡(luò)的方法這種方法采用異或門（XOR）網(wǎng)絡(luò)來實現(xiàn)解壓縮電路。由于每個分組都要為之存儲測試數(shù)據(jù)，因此，并不是分組越多，測試數(shù)據(jù)量越少。分段4分段3分段2分段1掃描輸出掃描輸入掃描鏈掃描輸出掃描輸入圖2. 6多個電路的并行測試 Illinois掃描結(jié)構(gòu)[13]隨后，又出現(xiàn)了很多Illinois掃描結(jié)構(gòu)的改進(jìn)方法，主要思想都是通過減少串行模式下測試向量的個數(shù)來降低測試數(shù)據(jù)量和測試時間，主要有以下幾種改進(jìn)方法：采用多個掃描輸入共享的掃描結(jié)構(gòu)，對掃描鏈進(jìn)行分組，每個分組中的掃描鏈用同一個外部掃描輸入管腳驅(qū)動。對于這些不可測的故障，可以使用不帶約束的ATPG生成測試向量，將所有掃描鏈連成一條掃描鏈，在串行模式下移進(jìn)這些向量再進(jìn)行測試。在廣播模式下，將掃描單元連成多條掃描鏈，用同一個外部掃描輸入管腳來驅(qū)動。在采用了共享結(jié)構(gòu)的掃描設(shè)計中，測試CUT(1)和CUT(2)只需要4個輸入來移入向量；如果不使用共享結(jié)構(gòu)，則需要7個輸入來移入向量。這種思想最早源于將相同的測試向量廣播給不同子電路的測試方法，以解決多個電路并行測試的問題。壓縮后的數(shù)據(jù)通過環(huán)路中的多個注入點裝載到Ring產(chǎn)生器中，Ring產(chǎn)生器再將這些數(shù)據(jù)解碼為原始向量，提供給內(nèi)部掃描鏈[14]。[48]提出用虛擬掃描鏈的方法，將內(nèi)部掃描單元劃分成N條掃描鏈，將種子移進(jìn)LFSR，通過LFSR的擴展給其中N－1條掃描鏈賦值，剩余的一條掃描鏈的測試向量由ATE直接提供。種子的計算是根據(jù)測試向量中確定位的值通過線性方程組來求解。（I.） 基于線性有限狀態(tài)機的方法LFSR是一類典型的線性有限狀態(tài)機。而第一類方法由于不需要知道電路的細(xì)節(jié)，因此對于各類IP核（包括硬核）的測試數(shù)據(jù)壓縮都是非常適用的。如果不可解，則舍棄這樣的向量。根據(jù)是否與ATPG過程相結(jié)合，測試壓縮方法可以分成兩類。一般而言，ATPG的壓縮效果越好，X位的個數(shù)就越少，那么，測試壓縮技術(shù)的壓縮效果就會越差。但為了提高每個向量觀測故障的能力，減少測試向量的個數(shù)，ATPG通常使用靜態(tài)或動態(tài)壓縮算法，對X位進(jìn)行隨機填充。通常各種測試壓縮技術(shù)都利用了測試向量中的不確定位（X位），這些不確定位取值為‘0’或為‘1’，不影響測試向量的故障覆蓋率，因而可對其適當(dāng)賦值以有利于進(jìn)行測試壓縮。因為解碼算法要做成解壓縮電路內(nèi)嵌于芯片之中，如果解碼算法很復(fù)雜，則對應(yīng)的解壓縮電路也會很復(fù)雜，給其實現(xiàn)帶來了困難。（2）獲得較高的壓縮率，這是每個優(yōu)秀的壓縮算法必須做到的，因為追求高的壓縮率是選擇使用壓縮算法最根本的動機。這樣，通過測試壓縮技術(shù)有效地降低了測試中與ATE相關(guān)的測試成本。為了減少ATE的成本，一般采用片上解壓縮電路，犧牲一部分硅片面積來換取測試成本。所有這些研究使得測試壓縮逐漸脫離了LBIST的范疇，發(fā)展成為一個獨立的研究方向。盡管應(yīng)用LBIST可以極大地減少測試數(shù)據(jù)量，但由于LBIST存在故障覆蓋率、面積和時延開銷等問題，限制了LBIST的廣泛應(yīng)用。在LBIST中，通過線性反饋移位寄存器（Linear Feedback Shift Register，LFSR）生成偽隨機向量，施加給待測電路。在研究領(lǐng)域，已經(jīng)提出了多種不同的測試壓縮技術(shù)，它們的區(qū)別主要體現(xiàn)在壓縮算法、壓縮效果、解壓縮電路的實現(xiàn)復(fù)雜度幾個方面。測試壓縮技術(shù)是解決上述問題的有效方法，它在保證測試質(zhì)量的前提下，能有效地減少測試數(shù)據(jù)量和測試時間，因此有著巨大的理論價值和實踐意義，廣受學(xué)術(shù)界和工業(yè)界的關(guān)注。然而，隨著電路規(guī)模的增大、觸發(fā)器個數(shù)的增多，如果要實現(xiàn)高覆蓋率的測試，掃描測試的數(shù)據(jù)量將急劇增加，從而給依賴于ATE的測試帶來一些問題：1）龐大的測試數(shù)據(jù)量一方面對ATE的存儲容量提出了更高的要求，另一方面也意味著較長的測試時間；2）盡管掃描向量的測試時間可以通過設(shè)計大量的掃描鏈來減少，但由于實際中芯片管腳數(shù)和ATE測試通道數(shù)的限制，可以由ATE直接驅(qū)動的內(nèi)部掃描鏈的條數(shù)是有限的，使得設(shè)計的掃描鏈過長，增加了測試時間。龐大的測試數(shù)據(jù)量和較長的測試時間是導(dǎo)致測試成本迅速增加的重要因素，尤其是在深亞微米工藝下，新的故障類型不斷涌現(xiàn)，測試多種故障的需要將進(jìn)一步引起測試數(shù)據(jù)量的急劇膨脹，因此，需要尋求合理有效的測試壓縮方法，來降低測試成本。（3）不旁路內(nèi)部時鐘，那么在測試階段，必須精確控制內(nèi)部時鐘，以達(dá)到測試的目的。（2）每個時鐘域采用一個測試時鐘，對內(nèi)部時鐘采用旁路的方法。其優(yōu)點是在測試模式下只需要一個測試時鐘，對應(yīng)一個管腳開銷（如果不復(fù)用功能管腳），ATPG運行時間短，測試向量個數(shù)少；但缺點是在測試模式下需要為測試時鐘布局，保證掃描鏈移位和捕獲的正確操作。通過這種有序地施加多個捕獲時鐘的方法，可以讓ATPG產(chǎn)生正確的測試向量，另外，還可以減少測試向量的個數(shù)，Mentor Graphics公司的ATPG工具Fast Scan中的multi clock pression正是采用這種方法來壓縮向量的個數(shù)。在捕獲階段，在第一個周期施加CK1，在第二個周期施加CK2，在ATPG算法內(nèi)部會改變電路結(jié)構(gòu)(實際網(wǎng)表不變)，在F1和F3之間增加一條旁路線（圖中弧線）。[10]我們所要解決的關(guān)鍵問題是讓ATPG產(chǎn)生正確的測試向量，在時序仿真或者ATE測試過程中不會出現(xiàn)掃描鏈捕獲到的響應(yīng)的實際值與期望值不匹配的現(xiàn)象，可采用的方法有：（1）最保守的方法是在捕獲周期，只允許一個時鐘域有效，這樣，就不會出現(xiàn)一個時鐘域的捕獲影響另一個時鐘域的現(xiàn)象；（2）對不同時鐘域進(jìn)行分析，采用更高效的方法。然而，由于很難控制不同時鐘域的時鐘偏移，加上測試儀的精度有限，因此，很難保證這兩個時鐘同時有效。在功能狀態(tài)下，F(xiàn)1和F2之間存在組合通路（F1的輸出經(jīng)過一個非門連到F2的數(shù)據(jù)輸入端），F(xiàn)2和F3之間也存在組合通路。掃描鏈的捕獲如果在功能狀態(tài)下，同一條掃描鏈中相鄰的兩個觸發(fā)器對應(yīng)不同的時鐘域，并且它們之間存在組合邏輯通路，會給掃描鏈的捕獲帶來一些問題。當(dāng)掃描鏈移位時，F(xiàn)1和F2直接串連在一起，假設(shè)CK1在CK2之前到達(dá)，為了保證在同一個移位周期， F1移位后的新值不影響F2的移位操作，必須滿足以下不等式：Tsk [Ts (F2) + T p(F1)]其中，Tsk為這兩個時鐘的時鐘偏移值，Ts(F2)為F2的數(shù)據(jù)建立時間，Tp(F1)為F1的傳輸時間（即時鐘到來和輸出端的值更新的時間間隔），這里忽略F1到F2連線上的延遲。其中大部分都可以通過測試點插入的方法進(jìn)行處理，但一般還是希望能從上層的設(shè)計中加以避免。其代價是測試向量產(chǎn)生困難，故障覆蓋率可能會有一定程度上的下降。在某些情形下，比如存在很多異步邏輯，全掃描設(shè)計則難以實施，此時可以采用部分掃描設(shè)計。采用全掃描設(shè)計可以大大減少對功能測試的依賴，有利于故障分析，并為芯片調(diào)試提供了良好的可觀察性。考慮到芯片面積及性能的約束，根據(jù)記憶單元是否被全部地替換成掃描觸發(fā)器，掃描設(shè)計有“全掃描”和“部分掃描”之分。主要有三種掃描設(shè)計的方法：Muxed DFF，Level Sensitive Scan Design（LSSD），Clocked Scan[1]。內(nèi)部掃描設(shè)計就是把這些記憶元件修改為掃描觸發(fā)器，并連接成為掃描鏈（相當(dāng)于可以移位的寄存器）。這種一維的掃描鏈結(jié)構(gòu)在現(xiàn)在集成電路測試中得到了廣泛的應(yīng)用，但是這種一維掃描鏈結(jié)構(gòu)存在較長測試數(shù)據(jù)移入和移出時間的問題，同時因為這種掃描結(jié)構(gòu)在移位過程中寄存器翻轉(zhuǎn)多會導(dǎo)致功耗過大等問題，人們提出了一些二維掃描結(jié)構(gòu)，例如掃描樹、掃描森林和隨機訪問掃描結(jié)構(gòu)。部分掃描設(shè)計相對靈活得多，不僅節(jié)省面積開銷，而且能減少對電路性能的影響，其代價是對時序電路的測試產(chǎn)生困難，故障覆蓋率可能會有一定程度的下降。在實際的DFT設(shè)計中，很多芯片采用全掃描設(shè)計，例如AMDK6和Power PC系列大多數(shù)都采用全掃描設(shè)計。由于前面提到的面積和時延開銷，導(dǎo)致很多芯片中并不是將全部的觸發(fā)器替換成掃描觸發(fā)器并連接到掃描鏈上，稱這種掃描設(shè)計為部分掃描設(shè)計，否則稱為全掃描設(shè)計?，F(xiàn)在掃描觸發(fā)器的設(shè)計方案有：Muxed DFF、Level Sensitive Scan Design（LSSD）、Clocked Scan，在處理器中大多采用前兩種方法[8]。為了解決這個問題，1965年IBM的設(shè)計人員在IBM/360系統(tǒng)中新增加了掃描設(shè)計：新增加了一種被稱為移位的模式，在該模式下，所有的觸發(fā)器被替換成掃描觸發(fā)器并被連接成若干個掃描鏈，每個掃描鏈的輸入/輸出連接到電路的輸入/輸出上，于是就可以通過掃描鏈把觸發(fā)器的狀態(tài)移入，這樣就可以控制電路中所有觸發(fā)器的值，如果要觀察所有觸發(fā)器的狀態(tài)，則通過掃描鏈把觸發(fā)器的狀態(tài)移出。掃描設(shè)計是一種主要的結(jié)構(gòu)化方法。 DFT方法主要可分成兩大類：一類是專項設(shè)計（AdHoc Design），它依賴于設(shè)計者的經(jīng)驗，“因地制宜”地采取一些簡單易行的措施來提高電路的可測試性；另一類是結(jié)構(gòu)化設(shè)計（Structured Design），它從可測試性的觀點對電路的結(jié)構(gòu)提出一定的設(shè)計規(guī)則，使得電路可以依照某種傳統(tǒng)的、預(yù)定義的過程進(jìn)行測試。DFT設(shè)計對電路的修改必須以不改變原始設(shè)計的功能為前提，但是由于需要在原始設(shè)