【正文】 由低位來(lái)的進(jìn)位，所以把這種加法運(yùn)算稱(chēng)為半加，并把實(shí)現(xiàn)這種運(yùn)算的電路稱(chēng)為半加器。1. 半加器首先來(lái)看看兩個(gè)一位二進(jìn)制數(shù)相加的情況。根據(jù)真值表可寫(xiě)出邏輯函數(shù)表達(dá)式：根據(jù)邏輯函數(shù)表達(dá)式得出邏輯電路圖。根據(jù)設(shè)計(jì)要求可列出真值表如下。每一個(gè)輸出與輸入的一組二進(jìn)制代碼相對(duì)應(yīng)，例如，輸入CBA=001，則對(duì)應(yīng)的輸出端I1為高電平，而其余的七個(gè)輸出均為低電平。三位二進(jìn)制譯碼器的方框圖如圖所示。二進(jìn)制譯碼器就是將二進(jìn)制代碼，按它的原意翻譯成相對(duì)應(yīng)的輸出信號(hào)，其設(shè)計(jì)步驟如下。譯碼器的種類(lèi)很多，如二進(jìn)制譯碼器、二十進(jìn)制譯碼器等。在編碼過(guò)程中，每一組二進(jìn)制代碼都被賦予了一個(gè)特定的含意。二十進(jìn)制編碼器的設(shè)計(jì)過(guò)程與二進(jìn)制編碼器是一樣的。2. 二十進(jìn)制編碼器將十進(jìn)制數(shù)字0、9編為二十進(jìn)制代碼的電路，稱(chēng)為二十進(jìn)制編碼器。根據(jù)真值表可寫(xiě)出函數(shù)表達(dá)式：由于任何時(shí)刻輸入變量只有一個(gè)為1，從而上式化簡(jiǎn)為：A= I1+ I3 +I5 +I7采用同樣的方法可得：B= I2 +I3 +I6 +I7C= I4 +I5 +I6 +I7根據(jù)邏輯表達(dá)式，可畫(huà)出邏輯電路圖。從編碼表和設(shè)計(jì)要求可知，當(dāng)I0為1，I1～I(xiàn)7均為0時(shí)，代表輸入字0，此時(shí)要求輸出CBA=000，當(dāng)I1=1，I0=0，I2～I(xiàn)7=0時(shí)，代表輸入字1，此時(shí)要求輸出CBA=001，這樣可列出編碼表和真值表。第二步：列出編碼表和真值表。因?yàn)?3=8，所以用三位二進(jìn)制代碼就足以表示0～7這八個(gè)十進(jìn)制數(shù)，因此編碼器方框圖如圖所示。例如，要求把0、7這八個(gè)十進(jìn)制數(shù)編成二進(jìn)制代碼。一位二進(jìn)制代碼可以表示兩個(gè)信號(hào)，兩位二進(jìn)制代碼有00、011四種組合，因而可以表示四個(gè)信號(hào)。用來(lái)完成編碼工作的數(shù)字電路，稱(chēng)為編碼器。 奇偶判斷電路真值表ABCZ00000011010101101001101011001111由真值表可寫(xiě)出函數(shù)表達(dá)式：該函數(shù)已為最簡(jiǎn)，其對(duì)應(yīng)的邏輯電路如下圖所示。首先設(shè)三個(gè)輸入變量為A、B、C，輸出變量為Z。2. 組合邏輯電路的設(shè)計(jì)方法設(shè)計(jì)組合邏輯電路就是根據(jù)實(shí)際問(wèn)題的要求來(lái)確定邏輯電路，其步驟如圖所示。顯然，這種電路的邏輯功能為：輸入相同，輸出為1；輸入不同，輸出為0。真值表ABZ001010100111最后確定邏輯功能。首先根據(jù)邏輯電路寫(xiě)出Z的表達(dá)式： 。1. 組合邏輯電路分析分析組合邏輯電路，就是要求根據(jù)具體的組合邏輯圖來(lái)確定輸入和輸出之間的邏輯關(guān)系及邏輯功能，具體步驟如圖所示。將mmm1m13合并成，將mm3合并成，將mm11合并成，故化簡(jiǎn)后的函數(shù)為： 組合邏輯電路數(shù)字電路可分成兩大類(lèi)：組合邏輯電路和時(shí)序邏輯電路。例：化簡(jiǎn)函數(shù)解：先畫(huà)函數(shù)的卡諾圖，因函數(shù)是一個(gè)四變量函數(shù)，它的每一項(xiàng)都不是最小項(xiàng)，故應(yīng)化成最小項(xiàng)。第三步：寫(xiě)出化簡(jiǎn)后的函數(shù)式。第二步：合并最小項(xiàng)按照合并最小項(xiàng)的方法，把可以合并的相鄰項(xiàng)分別圈起來(lái)。2）用卡諾圖化簡(jiǎn)邏輯函數(shù)例：化簡(jiǎn)四變量函數(shù)Z=∑m（1，4，5，9，12，13）解：第一步：畫(huà)出函數(shù)的卡諾圖。（2）相鄰的四個(gè)小方塊、一行（列）、處于兩行（列）的始末端、或處于四角的四個(gè)項(xiàng)可合并成一項(xiàng)，合并時(shí)，只保留取值相同的變量 ，如圖所示。4. 卡諾圖化簡(jiǎn)法1）合并最小項(xiàng)的規(guī)律利用卡諾圖化簡(jiǎn)邏輯函數(shù)時(shí)，應(yīng)掌握如下幾個(gè)規(guī)律。卡諾圖具有如下一些特點(diǎn)：（1）形象地表達(dá)了最小項(xiàng)之間的相鄰性，所謂相鄰性是指兩個(gè)最小項(xiàng)之間只有一個(gè)變量互為相反變量，其余變量均相同。三變量卡諾圖的畫(huà)法見(jiàn)教材圖920所示。例如，的編號(hào)為m6。這樣的八個(gè)乘積項(xiàng)，就稱(chēng)為這三個(gè)變量的最小項(xiàng)。1）最小項(xiàng)的概念設(shè)A、B、C是三個(gè)邏輯變量，由這三個(gè)變量可構(gòu)成八個(gè)乘積項(xiàng)：、。例如： 下面舉例來(lái)說(shuō)明。例如：3）消去法利用的公式，消去多余的因子。1）合并法利用的公式，將兩項(xiàng)合并成一項(xiàng)，合并時(shí)消去一個(gè)變量。舉一個(gè)例三. 邏輯函數(shù)的化簡(jiǎn)1. 化簡(jiǎn)的必要性邏輯函數(shù)的化簡(jiǎn)是很重要的，它意味著可以用較少的元件實(shí)現(xiàn)同樣的邏輯功能，這樣既可節(jié)約元件，又可提高電路的可靠性。舉一個(gè)例若已知邏輯函數(shù)表達(dá)式，要得到邏輯圖，則更加簡(jiǎn)單。舉一個(gè)例2. 邏輯圖與真值表、邏輯函數(shù)的轉(zhuǎn)換若已知邏輯圖，要得到真值表，可根據(jù)變量的各種取值，求出函數(shù)的對(duì)應(yīng)值，便可列出真值表。1. 邏輯函數(shù)表達(dá)式與真值表的轉(zhuǎn)換按照函數(shù)表達(dá)式，對(duì)變量的各種可能取值進(jìn)行運(yùn)算，求出相應(yīng)的函數(shù)值，再把變量值和函數(shù)值一一對(duì)應(yīng)列成表格，就可以得到真值表。那么所得到的邏輯函數(shù)表達(dá)式就是邏輯函數(shù)Z的反函數(shù)?！睋Q成“+”，“+”換成“A=A反演律：否定律2）常用公式公式1 證明：公式2 證明：公式3 證明：公式4 公式5 公式6 4. 基本公式擴(kuò)展運(yùn)用的兩個(gè)規(guī)則1）代入規(guī)則在任何一個(gè)邏輯等式中，如果將等式兩邊所有出現(xiàn)某一變量的地方，都代之以一個(gè)函數(shù)Z，則等式仍然成立，這個(gè)規(guī)則叫作代入規(guī)則。C = (A+B)B +AC)分配律：AC = AA結(jié)合律：(A+B)+C =A+(B+C)，(A0=0互補(bǔ)律：交換律：A+B=B+A，A3. 基本公式和常用公式1）基本公式自等律：A+0=A，A2. 邏輯函數(shù)邏輯函數(shù)是反映輸出和輸入之間邏輯關(guān)系的表達(dá)式。實(shí)現(xiàn)邏輯乘的電路是與門(mén)電路。2）邏輯乘邏輯乘的表達(dá)式為：Z=A ? B書(shū)寫(xiě)時(shí)，“?”可以省略。1）邏輯加邏輯加的表達(dá)式為：Z=A+B邏輯加代表的含義是：A或B只要有一個(gè)是1，則Z就為1。舉一個(gè)例5. 二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的轉(zhuǎn)換二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的轉(zhuǎn)換規(guī)則同二進(jìn)制數(shù)與八進(jìn)制數(shù)之間的轉(zhuǎn)換，只不過(guò)需要按四位一組進(jìn)行分組。整數(shù)部分不足三位，可在前面補(bǔ)0；小數(shù)部分不足三位，可在后面補(bǔ)0。舉一個(gè)例4. 二進(jìn)制數(shù)與八進(jìn)制數(shù)之間的轉(zhuǎn)換1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)整數(shù)部分從低位開(kāi)始，每三位二進(jìn)制數(shù)分為一組，再將每一組用一位等價(jià)的八進(jìn)制數(shù)來(lái)代替。舉一個(gè)例2）十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)方法是：將整數(shù)部分連續(xù)除以2，直至商為0，取余數(shù)作為二進(jìn)制數(shù)的整數(shù)。十六進(jìn)制數(shù)共有十六個(gè)數(shù)碼，即0～A、B、C、D、E、F，采用“逢十六進(jìn)一”的計(jì)數(shù)規(guī)則，例如，F(xiàn)+1=10。二進(jìn)制數(shù)只有0、1兩個(gè)數(shù)碼，采用“逢二進(jìn)一”的計(jì)數(shù)規(guī)則。1. 十進(jìn)制十進(jìn)制數(shù)共有0、9十個(gè)數(shù)碼，在計(jì)數(shù)時(shí)，采用“逢十進(jìn)一”的規(guī)則。且0和1不再表示具體數(shù)值的大小，而是表示兩種不同的邏輯狀態(tài)。當(dāng)EN=0時(shí)，電路處于與非門(mén)工作狀態(tài)，稱(chēng)低電平有效，其邏輯符號(hào)如圖（b）所示。當(dāng)EN=0時(shí)，輸出端對(duì)地和對(duì)電源都相當(dāng)于開(kāi)路，故輸出呈高阻狀態(tài)。三態(tài)與非門(mén)