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2024-10-08 12:34本頁(yè)面
【正文】 捕捉比較模塊，其功能與 Timer_A功能類似，主要在以下方面不同： （１）計(jì)數(shù)長(zhǎng)度可以為８ bits 、 10bits、12bits、 16bits （２）捕捉比較寄存器具有雙緩沖結(jié)構(gòu)，不同捕捉比較寄存器 TBCCRx能夠進(jìn)行組合，實(shí)現(xiàn)嚴(yán)格同步的比較輸出。每個(gè)模塊都有以下兩種應(yīng)用模式： capture mode 、 pare mode （取決于 CAP） Timer_A的捕捉比較模塊capture/pare blocks Timer_A的捕捉比較模塊capture/pare blocks Capture mode: (CAP=1) 外部信號(hào)的邊沿或軟件置位都可以觸發(fā)一次捕捉，當(dāng)捕捉發(fā)生時(shí)，計(jì)數(shù)值 TAR被裝入 TACCRx，此外捕捉比較標(biāo)志位 CCIFG置１。 可完成 16x16bits 、16x8bits、 8x16bits、 8x8bits 概述： Timer_A是一個(gè)具有 ３個(gè) 捕捉 /比較模塊的 16bit定時(shí) /計(jì)數(shù)器，不僅能完成 定時(shí) 的基本功能，還能完成對(duì) 計(jì)數(shù)值的捕捉 功能，而且可以方便地 輸出多路PWM波形 ；其中斷功能也很完善，支持 定時(shí)器溢出中斷、捕捉比較中斷 等多種類型，可方便實(shí)現(xiàn) 定時(shí)、測(cè)頻、輸出PWM波形 等多種功能。 各模塊簡(jiǎn)要介紹 — WDT+ 以下是關(guān)看門(mén)狗程序： WDTCTL=WDTPW+WDTHOLD。 SVS Block Diagram SVS特點(diǎn)： １、可以監(jiān)視 AVcc ２、可選擇是否產(chǎn)生 POR信號(hào) ３、 SVS比較器輸出軟件可訪問(wèn) ４、可設(shè)置１４個(gè)比較門(mén)檻 ５、可監(jiān)視外部電壓。=~BIT0 。 //置Ｐ P1OUT |=BIT0+BIT1+BIT7 。這樣可以減少系統(tǒng)的功耗。 各模塊簡(jiǎn)要介紹 — digital I/O ? 重要寄存器 輸入寄存器 PxIN 、 輸出寄存器 PxOUT、 方向寄存器 PxDIR 、 上拉 /下拉使能寄存器 PxREN PxSEL、 PxSEL2 使用方法： （１）首先設(shè)置 PxSEL、 PxSEL2 確定是作通用口還是作其他功能用 （２）若作通用 I/O 口用，則再設(shè)置 PxDIR 確定是輸入還是輸出， 若作通用 I/O 口輸出，則設(shè)置 PxREN禁止上下拉 若作通用 I/O 口輸入，則設(shè)置 PxREN使能上下拉 （３）若作其他功能使用，則設(shè)置 PxREN使能上下拉電阻，同時(shí)也要指定其信號(hào)的輸入輸出方向（ PxDIR）。 DCOCTL =CALDCO_16MHZ。 輔助子時(shí)鐘 ACLK: 供低速外設(shè)使用 ,只能選擇LFXT1進(jìn)行 8分頻作為信號(hào)源。 ? DCOCLK： 內(nèi)部數(shù)控 RC振蕩器（ DCO） ? VLOCLK： 12kHz的低頻 /低功耗振蕩器 各模塊簡(jiǎn)要介紹 — Msp430f247的基準(zhǔn)時(shí)鐘系統(tǒng) 基準(zhǔn)時(shí)鐘提供如下信號(hào)： 系統(tǒng)主時(shí)鐘 MCLK： 供 CPU或高速外設(shè)使用，可以選擇任一振蕩源，并進(jìn)行 8分頻作為信號(hào)源。通常，使用軟件將 CPU設(shè)定到某一低功耗模式，在需要時(shí)使用中斷將 CPU從休眠狀態(tài)中喚醒，完成工作后又可以進(jìn)入相應(yīng)的休眠狀態(tài)。 若需要主 CPU工作，任何一個(gè)模塊都可以通過(guò)中斷喚醒 CPU，從而使系統(tǒng)以最低功耗運(yùn)行。分為 單操作數(shù)、雙操作數(shù)以及相對(duì)跳轉(zhuǎn) 三種類型。
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