【正文】 ,有效地址 E=0037H+21H=0058H 5） X=11 , D=23H ,有效地址 E=1234H+23H=1257H 15 圖 1為某機(jī)運(yùn)算器框圖， BUS1～ BUS3為 3條總線，期于信號(hào)如 a、 h、 LDR0～ LDR S0～ S3等均為電位或脈沖控制信號(hào)。根據(jù)給定的數(shù)據(jù)通路圖，“ ADD R2， R0”指令的詳細(xì)指令周期流程圖下如圖 a 所示，圖的右邊部分標(biāo)注了每一個(gè)機(jī)器周期中用到的微操作控制信號(hào)序列。 ② 若將（取指周期）縮短為一個(gè) CPU周期，請(qǐng)先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。 ① “ ADD R2,R0”指令完成 (R0)+(R2)→ R0的功能操作，畫出其指令周期流程圖，假設(shè)該指令的地址已放入 PC中。按無符號(hào)陣乘法器運(yùn)算得： N1 N2 = 20 （ 4）尾數(shù)規(guī)格化、舍入（尾數(shù)四位） N1 N2 = （ + ） 2 = （ +） 2 2（ 01） 2 9 圖 2所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路， IR為指令寄存器， PC為程序計(jì)數(shù)器（具有自增功能）， M為主存（受 R/W信號(hào)控制），AR為地址寄存器， DR為數(shù)據(jù)緩沖寄存器， ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào) G控制的是一個(gè)門電路。設(shè) j1=(11)2,S1=(+)2,j2=(10)2,S2=(+)2，求 N1+N2，寫出運(yùn)算步驟及結(jié)果。 解： 用多體交叉存取方案，即將主存分成 8個(gè)相互獨(dú)立、容量相同的模塊 M0， M1， M2?， M7，每個(gè)模塊 32M 32位。 8 已知 x=001111， y=+011001,求： ① [x]補(bǔ)， [x]補(bǔ)， [y]補(bǔ)， [y]補(bǔ)； ② x+y,xy,判斷加減運(yùn)算是否溢出?？蓪⒔涌谥械?BI（中斷允許）標(biāo)志清“ 0”，它禁止設(shè)備發(fā)出中斷請(qǐng)求。 各設(shè)備優(yōu)先級(jí)次序是 :ABCDEFGHICPU (2)執(zhí)行設(shè)備 B的中斷服務(wù)程序時(shí) IM0IM1IM2=111；執(zhí)行設(shè)備 D的中斷服務(wù)程序時(shí) IM0IM1IM2=011。 ② R2 中的內(nèi)容是內(nèi)存地址 ③ 從內(nèi)存取出數(shù)→ D 暫存器 ④ 暫存器 C 和 D中的數(shù)相加后送 R1 7 參見圖 1，這是一個(gè)二維中斷系統(tǒng)，請(qǐng)問： ① 在中斷情況下， CPU和設(shè)備的優(yōu)先級(jí)如何考慮？請(qǐng)按降序排列各設(shè)備的中斷優(yōu)先級(jí)。 解： （ 1）各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路： （ 2）此指令為 RS型指令，一個(gè)操作數(shù)在 R1中，另一個(gè)操作數(shù)在 R2為地址的內(nèi)存單元中，相加結(jié)果放在 R1中。該指令的含義是將 R1中的數(shù)與（ R2）指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至 R1中。 (1)將所有功能部件連接起來，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。則中斷處理過程和各時(shí)間段如圖 所示。現(xiàn)假設(shè)： ① TDC為查詢鏈中每個(gè)設(shè)備的延遲時(shí)間； ② TA、 TB、 TC、 TD分別為設(shè)備 A、 B、 C、D的服務(wù)程序所需的執(zhí)行時(shí)間； ③ TS、 TR分別為保存現(xiàn)場(chǎng)和恢復(fù)現(xiàn)場(chǎng)所需的時(shí)間； ④ 主存工作周期為 TM； ⑤ 中斷批準(zhǔn)機(jī)構(gòu)在確認(rèn)一個(gè)新中斷之前，先要讓即將被中斷的程序的一條指令執(zhí)行完畢。 解： 符號(hào)位單獨(dú)考慮： X為正符號(hào)用二進(jìn)制表示為 0 ， Y為負(fù)值符號(hào)用 1 表示。 48 設(shè) [N]補(bǔ) =anan1? a1a0，其中 an是符號(hào)位。（ 3）透明性不同；cache對(duì)系統(tǒng)程序員和應(yīng)用程序員都透明；而虛存只對(duì)應(yīng)用程序員透明。（ 2）原理相同；都是利用了程序運(yùn)行時(shí)的局部性原理把最近常用的信息塊從相對(duì)慢速而大容量的存儲(chǔ)器調(diào)入相對(duì)高速而小容量的存儲(chǔ)器 . 不同點(diǎn)：（ 1）側(cè)重點(diǎn)不同； cache主要解決主存和 CPU的速度差異問題；虛存主要是解決存儲(chǔ)容量問題。一個(gè)指令周期常由若干 CPU周期構(gòu) 成 時(shí)鐘周期是由 CPU 時(shí)鐘定義的定長時(shí)間間隔，是 CPU 工作的最小時(shí)間單位，也稱節(jié)拍脈沖或 T 周期 47 比較 cache與虛存的相同點(diǎn)和不同點(diǎn)。 41 何謂指令周期？ CPU周期？時(shí)鐘周期？它們之間是什么關(guān)系？ 指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時(shí)間。 序號(hào) 尋址方式名稱 有效地址 E 說明 1 立即 A 操作數(shù)在指令中 2 寄存器 Ri 操作數(shù)在某通用寄存器 Ri中 3 直接 D D為偏移量 4 寄存器間接 (Ri) (Ri)為主存地址指示器 5 基址 (B) B為基址寄存器 6 基址＋偏移量 (B) + D 7 比例變址＋偏移量 (I) *S+ D I為變址寄存器 ， S比例因子 0 00 000 000 000 000 000 000 000 000 000 00 X=2 128 （４）最大負(fù)數(shù) １ 00 000 000 000 000 000 000 000 000 000 00 X=2 128 8 基址＋變址＋偏移量 (B) + (I) +D 9 基址＋比例變址＋偏移量 (B)+(I)*S+D 10 相對(duì) （ PC） +D PC為程序計(jì)數(shù)器 40 為什么在計(jì)算機(jī)系統(tǒng)中引入 DMA方式來交換數(shù)據(jù)？若使用總線周期挪用方式， DMA控制器占用總線進(jìn)行數(shù)據(jù)交換期間， CPU處于何種狀態(tài)？ P253 、 254 為了減輕 cpu對(duì) I/O操作的控制，使得 cpu的效率有了提高。 解： A，數(shù)據(jù)緩沖寄存器（ DR）； B，指令寄存器（ IR）； C，程序計(jì)算器 PC； D，數(shù)據(jù)地址寄存器 (AR)；通用寄存器（ R0~R3）； F，狀態(tài)字寄存器（ PSW） 24 簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問 速度？ ①內(nèi)存采用更高速的技術(shù)手段，②采用雙端口存儲(chǔ)器，③采用多模交叉存儲(chǔ)器 25 求證： [y]補(bǔ) =[y]補(bǔ) (mod 2n+1) 證明：因?yàn)?[xy]補(bǔ) =[x]補(bǔ) [y]補(bǔ) =[x]補(bǔ) +[y]補(bǔ) 又因?yàn)?[x+y]補(bǔ) = [x]補(bǔ) +[y]補(bǔ)（ mod 2 n+1） 所以 [y]補(bǔ) =[x+y]補(bǔ) [x]補(bǔ) 又 [xy]補(bǔ) =[x+(y)]補(bǔ) =[x]補(bǔ) +[y]補(bǔ) 所以 [y]補(bǔ) =[xy]補(bǔ) [x]補(bǔ) [y]補(bǔ) +[y]補(bǔ) = [x+y]補(bǔ) +[xy]補(bǔ) [x]補(bǔ) [x]補(bǔ) =0 故 [y]補(bǔ) =[y]補(bǔ) (mod 2n+1) 29 設(shè)由 S， E， M三個(gè)域組成的一個(gè) 32位二進(jìn)制字所表示的非零規(guī)格化數(shù) x，真值表示為 x＝ (1)s () 2E127 問：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？ 解：（１）最大正數(shù) （２）最小正數(shù) 0 11 111 111 111 111 111 111 111 111 111 11 X = [1+(1223)]2 127 （３）最小負(fù)數(shù) １ 111 111 11 111 111 111 111 111 111 111 11 X== [1+(1223)]2 127 30 畫出單級(jí)中斷處理過程流程圖（含指令周期）。 17 畫圖說明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。 （ 2） 橋是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個(gè)總線主設(shè)備都能看到同樣的一份地址表。 解： PCI總線有三種橋，即 HOST / PCI橋（簡(jiǎn)稱 HOST橋）， PCI / PCI橋， PCI / LAGACY橋。存儲(chǔ)周期 T=200ns，數(shù)據(jù)總線寬度為 64位，總線傳送周期 τ =50ns。 10 列表比較 CISC處理機(jī)和 RISC處理機(jī)的特點(diǎn)。 證明：假設(shè) （ 1）存儲(chǔ)器模塊字長等于數(shù)據(jù)總線寬度 （ 2）模塊存取一個(gè)字的存儲(chǔ)周期等于 T. （ 3）總線傳送周期為τ （ 4）交叉存儲(chǔ)器的交叉模塊數(shù)為 m. 交叉存儲(chǔ)器為了實(shí)現(xiàn)流水線方式存儲(chǔ)，即每通過τ時(shí)間延遲后啟動(dòng)下一?？?，應(yīng)滿足 T = mτ , (1) 交叉存儲(chǔ)器要求其?？鞌?shù) =m,以保證啟動(dòng)某?？旌蠼?jīng)過 mτ時(shí)間后再次啟動(dòng)該模快時(shí)，它的上次存取操作已經(jīng)完成。 解：計(jì)算機(jī)可以從時(shí)間和空間兩方面來區(qū)分指令和數(shù)據(jù)，在時(shí)間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而 執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、往內(nèi)存寫入的數(shù)據(jù)也是來自于運(yùn)算器。該指令格式可以實(shí)現(xiàn) RR型， RS型尋址功能。PC 來產(chǎn)生后繼微指令地址 C 通過微指令順序控制字段由設(shè)計(jì)者 指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指令地址 D 通過指令中指定一個(gè)專門字段來控制產(chǎn)生后繼微指令地址 簡(jiǎn)答 +證明 計(jì)算題 +分析題 +設(shè)計(jì)題 36 設(shè)兩個(gè)浮點(diǎn)數(shù) N1= 1 假設(shè)主存容量 16M 32位 3 設(shè) x=18， y=+ 49 刷新存儲(chǔ)器（簡(jiǎn)稱刷存 2 指令和數(shù)據(jù)都用二進(jìn)制 5 圖 1所示的系統(tǒng)中 50 一盤組共 11片，記錄面 4 用定量分析方法證明多 6 某計(jì)算機(jī)有圖 2所 45 圖 1所示為傳送（ M 10 列表比較 CISC處理機(jī) 7 參見圖 1，這是一個(gè) 11 設(shè)存儲(chǔ)器容量為 128M 8 已知 x=00111 15 PCI總線中三種橋的 13 機(jī)器字長 32位，常規(guī)設(shè) 17 畫圖說明現(xiàn)代計(jì)算 12 有兩個(gè)浮點(diǎn)數(shù) N1 18 CPU中有哪幾類主 9 圖 2所示為雙總線結(jié)構(gòu) 24 簡(jiǎn)要總結(jié)一下，采用 14 某機(jī)的指令格式 7 一臺(tái)機(jī)器的指令系統(tǒng) 15 圖 1為某機(jī)運(yùn)算器框 25求證： [y]補(bǔ) =[y]補(bǔ) 19 CPU執(zhí)行一段程序時(shí)， 29 設(shè)由 S， E， M三個(gè)域組 20 某機(jī)器單字長指令為 30 畫出單級(jí)中斷處理 21 一條機(jī)器指令的指令 35 寫出下表尋址方式 22 CPU的數(shù)據(jù)通路如 40 為什么在計(jì)算機(jī)系 4 CPU執(zhí)行一段程序時(shí) 41 何謂指令周期？ C 27 某計(jì)算機(jī)的存儲(chǔ)系 47 比較 cache與虛存 28 圖 1所示為雙總線 48 設(shè) [N]補(bǔ) =anan1? a 31 某加法器進(jìn)位鏈小 1 假設(shè)主存容量 16M 32位， Cache容量 64K 32位，主存與 Cache之間以每塊 4 32位大小傳送數(shù)據(jù)，請(qǐng)確定直接映射方式的有關(guān)參數(shù)，并畫出內(nèi)存地址格式。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋址