非同步電路設計-文庫吧資料
2024-09-10 14:56本頁面
【正文】 . fc . tbbaaR E Q _ I NR E Q _ I NR E Q _ I Nd . fd . tba a abc . fbc . tbaR E Q _ I NR E Q _ I NR E Q _ I Nd . fd . ta ac . f c . taabb...aibi...a1b1c1 . td1 . tCA RRYanbncout...si...s1SU MsnCDc1 . fd1 . fci. tci. fdi. tdi. fcn . tcn . fdn . tdn . fCR EQ _O U TR EQ _I NcinSU M SU MCA RRY CA RRYDual rai lBundleddata 10. (4%)Explain fundamental mode and input/output mode.(63) (a) fundamental mode： 必須在所有 inputs、 outputs 以及 internal nodes 都是 stable 的狀態(tài)下，environment 才能更改一個 input 的值。 Cabcabc5. (5%)Design a bundleddata arbitrating Merge.(514) ARBMERGExyx r e qMUTEXCz r e qCG xG yF xF yzx a c ky r e qy a c kz a c kxyzF yF x6. (3%)Draw a 2input OR in dualrail PLA notation.(525) CCa . fa . tCCb . fb . tz . fz . tabza . t a . fb . fb . tCCCCz . t z . f7. (8%)Design adders without/with Generate and Kill in dualrail PLA notation and pare them in speed.(526) 左邊是沒有 Generate 與 Kill 的電路，右邊是有 Generate 與 Kill 的電路，在 ripple carry adder 中速度的瓶頸在於 carry的傳遞，現在如果有設計 Generate與 Kill 的 adder 有機會可以在後面的 carry還沒傳遞上來時便決定自身的 carry給下一級，所以速度較快。非同步電路設計 期末考參考答案 1. (4%)Draw a 3stage’s 4phase dualrail 2bit data path.(54) CC CC C CCC CC C CC C CA C Kd [ 0 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . fA C Kd [ 0
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