基于fpga設(shè)計(jì)的出租車計(jì)價(jià)器(參考版)
2024-11-21 21:55本頁(yè)面
【正文】 我會(huì)更加努力的學(xué)習(xí)這門(mén)知識(shí)。在此不再一一綴訴。首先我們做的出租車計(jì) 價(jià) 器能按照預(yù)期效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來(lái)完成。 其次，在此次實(shí)訓(xùn)設(shè)計(jì)中我深有感觸， 作為主力必須負(fù)起責(zé)任，安排每個(gè)隊(duì)員的工作，經(jīng)過(guò)團(tuán)結(jié)合作大家圓滿完成設(shè)計(jì) 。而現(xiàn)在的實(shí)訓(xùn)則是 3 人一組，講求的是一種團(tuán)隊(duì)合作的精神，同時(shí)也在要求著我們此次實(shí)訓(xùn)的規(guī)范度，按老師的要求來(lái)說(shuō)應(yīng)該是幫助我們提前找到畢業(yè)設(shè)計(jì)的感覺(jué)。另外，如果再任意輸入該出租車計(jì)價(jià)器的 計(jì)費(fèi)標(biāo)準(zhǔn)，那么，它的適用范圍可能就更廣泛了。 ： 本文介紹了一種全新的出租車計(jì)價(jià)器計(jì)費(fèi)系統(tǒng)的 FPGA設(shè)計(jì)方法。等待 3分鐘 2秒時(shí)， 費(fèi)用為 7元 。 等待計(jì)費(fèi)： 照片 4： 停止等待時(shí)， 2分鐘內(nèi)（包含 2分鐘）起步價(jià)是 6元 。 照片 3： 超過(guò) 3公里，每公里加 1元 。 照片 2： 3公里內(nèi)（包含 3公里）費(fèi)用一直都是 6元 。 h 1 l e d : U 6d i v 1 : u 1d i v 0 : u 0 從綜合 的 RTL級(jí)電路可以看出完全符合系統(tǒng)規(guī)范。 //調(diào)用計(jì)時(shí)模塊 money u5(.reset(reset),.money(money) ,.select_clk(select_clk), .clk0(clk0))// 調(diào)用計(jì)費(fèi)模塊 led u6(.clk1(clk1),.dig(dig),.seg(seg),.distance(distance), .s(s),.m(m),.fee(fee))。 //調(diào)用計(jì)程模塊 control u3(.start(start),.distance_enable(distance_enable), .time_enable(time_enable),.select_clk(select_clk))。 //調(diào)用計(jì)數(shù)分頻模塊 div1 u1(.clk_50M(clk_50M),.clk1(clk1),.reset(reset))。 //控制信號(hào) wire clk1。//公里控制費(fèi)用的信號(hào) wire time_enable。//費(fèi)用 wire clk0。//秒 wire [7:0] m。//數(shù)碼管的輸出 wire [7:0]distance。//端口的定義 input clk_50M,reset,start。頂層就是將各分模塊用Verilog HDL語(yǔ)言或者是圖形方法連接起來(lái)，便可實(shí)現(xiàn)系統(tǒng)電路。hbf。h90。// 顯示 8 439。h8: r_seg=839。hf8。// 顯示 6 439。h6: r_seg=839。h92。// 顯示 4 439。h4: r_seg=839。hb0。// 顯示 2 439。h2: r_seg=839。hf9。// 顯示 0 439。h0: r_seg=839。b11111111。b11111110。 // 選擇第七個(gè)數(shù)碼管 439。d6:r_dig=839。b11111011。 // 選擇第五個(gè)數(shù)碼管 439。d4:r_dig=839。b11101111。 // 選擇第三個(gè)數(shù)碼管 439。d2:r_dig=839。b10111111。 // 選擇第一個(gè)數(shù)碼管 439。d0:r_dig=839。b1010。 //費(fèi)用的低四位用第八個(gè)數(shù)碼管顯示。 439。d6: disp_dat=fee[7:4]。 //時(shí)間秒的低四位用第六個(gè)數(shù)碼管顯示。 439。d4: disp_dat=s[7:4]。d3: disp_dat=m[3:0]。 //時(shí)間分的高四位用第三個(gè)數(shù)碼管顯示。 439。d1: disp_dat=distance[3:0]。//公里的高四位用第一個(gè)數(shù)碼管顯示。 //數(shù)碼管的選擇 end always(posedge clk1) begin case(a) 439。 always(posedge clk1) begin a=a+139。 assign dig=r_dig。 reg [3:0] disp_dat。// 譯碼結(jié)果輸出寄存器 reg [7:0] r_seg。 // 數(shù)碼管的選擇。 output[7:0] dig。//輸入的秒 input[7:0] m。//輸入的公里 ， 費(fèi)用。 input clk1。// 費(fèi)用的低四位沒(méi)有計(jì)到 9加 1 end//end begin end//end always endmodule //結(jié)束計(jì)費(fèi)模塊 計(jì)費(fèi)模塊的仿真結(jié)果： 數(shù)碼管顯示模塊： 數(shù)碼管顯示模塊的框圖： cl k 1d i st a n ce [ 7 . . 0 ]s[ 7 . . 0 ]m [ 7 . . 0 ]m o n e y [ 7 . . 0 ]d i g [ 7 . . 0 ]se g [ 7 . . 0 ]d i g [ 7 . . 0 ]s e g [ 7 . . 0 ]l e d : U 6 數(shù)碼管有兩種顯示方式動(dòng)態(tài)顯示與靜態(tài)顯示，由于在本文中用到了八個(gè)數(shù)碼管所以選擇了動(dòng)態(tài)顯示，在時(shí)鐘的控制下，當(dāng) reset為高電平的時(shí)候把費(fèi)用，公里，時(shí)間譯碼輸出。// 費(fèi)用的高四位沒(méi)有計(jì)到 9加 1 end else money [3:0]= money [3:0]+139。 //計(jì)到 9清零 else money [7:4]= money [7:4]+139。d9)// 費(fèi)用的高四位是不是計(jì)到了 9 money [7:4]=439。d0。//起步為六元 end else if(select_clk==1’ d1) begin if(money [3:0]==439。 //輸出的費(fèi)用 reg [7:0] money。 input select_clk,reset, clk0)。當(dāng)出租車停車時(shí)，時(shí)鐘 select_clk用于將費(fèi)用計(jì)數(shù)器復(fù)位為起步價(jià) ；當(dāng)車處于行駛狀態(tài)且滿 3公里時(shí)， select_clk信號(hào)選擇 distans_enable，此后路程每滿 1公里，費(fèi)用計(jì)數(shù)器加 1元；當(dāng)出租車處于停止等待狀態(tài)且時(shí)鐘滿 2分鐘時(shí)，select_clk信號(hào)選擇 time_enable信號(hào)，時(shí)間每滿 1分鐘，費(fèi)用計(jì)數(shù) 器加 1元。 （ 2）時(shí)間計(jì)費(fèi)的仿真結(jié)果如下所示： 從波形圖可以看出當(dāng) start為低電平的 時(shí)候輸出的信號(hào)是 time_enable。 //*當(dāng) start高電平的時(shí)候選擇公里計(jì)費(fèi)，輸出的時(shí)鐘信號(hào) 為 distance_enable，當(dāng) start低電平的時(shí)候選擇時(shí)間計(jì)費(fèi)，輸出的時(shí)鐘信號(hào)為 time_enable*// assign select_clk=start?distance_enable:time_enable。 output select_clk。 控制模塊的 VerilogHDL源代碼： module control(start,distance_enable,time_enable,select_clk)。 兩分鐘之外（不包括兩分鐘）的仿真結(jié)果如下所示： 從波形圖可以看出在 clk的控制下當(dāng) start為低電平 reset為高電平的時(shí)候時(shí)間計(jì)數(shù)，當(dāng)時(shí)間大于二分鐘的時(shí)候， time_enable為輸出高電平。 //產(chǎn)生 time_enable信號(hào)。d1:139。(s[7:0]==839。d2)amp。d1。d1。d1。d1。d0。d0。d0。d0。d0。d0。 wire time_enable。//輸出的控制計(jì)費(fèi)的信號(hào) reg [7:0] s。//輸出的秒 output [7:0] m。// 端口的定義 input clk0,reset,start。在出租車行進(jìn)中，如果車輛停止等待，計(jì)數(shù)器則在 1Hz信號(hào) clk的上升沿進(jìn)行加計(jì)數(shù)，每 60次產(chǎn)生進(jìn)位脈沖使分鐘計(jì)數(shù)器位進(jìn)行加計(jì)數(shù)，當(dāng)累計(jì)等待時(shí)間超過(guò) 2（ 不包括 2分鐘
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