【正文】 從該圖中可以看到，在此。下面以一個擁有 8 個有效狀態(tài)的扭環(huán)計數(shù)器為例，對移位型計數(shù)器的仿真進行介紹。而扭環(huán)計數(shù)器利用其邏輯譯碼電路解決了這個問題。例如構(gòu)成一個十進制計數(shù)器，只需要 5 只觸發(fā)器，而若采用環(huán)形計數(shù)器就需要 10 只觸發(fā)器。為了克服這一缺點，人們設(shè)計了另一種常用的移位型計數(shù)器——扭環(huán)計數(shù)器。其中環(huán)形計數(shù)器的優(yōu)點是電路簡單，不要譯碼。移位寄存器除第 1 級外，其他各級都是首尾相連，因此設(shè)計比較簡單，只需輸出第 1 級反饋方程即可。計數(shù)器的功能實現(xiàn)，8421BCD 碼十進制異步計數(shù)器仿真成功。這是一個異步的計數(shù)器模型。圖中，Q1 的波形是在 Clock 輸入波形的下降沿發(fā)生狀態(tài)翻轉(zhuǎn)，4的波形是在 Q1 的下降沿發(fā)生狀態(tài)翻轉(zhuǎn)，而 Q3 的波形是在 Q2 的下降沿發(fā)生翻轉(zhuǎn)。邏輯表達(dá)式為： nQJ234?14?K nJ42211?KnQC4根據(jù)上述確定的時鐘信號輸入情況和邏輯表達(dá)式，直接搭建如圖 312 所示Simulink 模型。同 8421BCD 碼十進制同步加法計數(shù)器一樣， 8421BCD 碼十進制異步計數(shù)器可以XX：基于 Matlab 的數(shù)字邏輯電路仿真 26 選用 4 只 JK 觸發(fā)器。 異步計數(shù)器的仿真異步計數(shù)器與同步計數(shù)器最大的不同在于，它所含觸發(fā)器的狀態(tài)更新有先有后，而不是同時翻轉(zhuǎn)的。Clock 模塊的 Period 參數(shù)設(shè)置為 2，作為時鐘信號。Constant 模塊，將其 Constant 參數(shù)值設(shè)置為 1，作為輸入信號。To Workspace 模塊，位于 Simulink 節(jié)點下的 Sinks 模塊庫中，這是一個結(jié)果輸出模塊，它將輸出的結(jié)果存儲到 MATLAB 工作空間內(nèi)。這 4 個加號代表將 4 個輸入信號相加。Sum 模塊，位于 Simulink 節(jié)點下 Math Operation 模塊庫中，實現(xiàn)輸入信號的相加功能。在圖 311 中，將 4 個 Gain 增益模塊參數(shù)值分別設(shè)置為8。XXXX 大學(xué)畢業(yè)設(shè)計（論文） 25 圖 311 加法計數(shù)器 Simulink 模型從圖 311 中可以看到，在搭建模型時利用了如下模型：Parameters 選項卡在 Dialog parameters 對話框中添加如表 34 中所示內(nèi)容：表 34 8421BCD 碼十進制同步加法計數(shù)器 Dialog parameters 參數(shù)Prompt Variable Type Evaluate Tunable觸發(fā)器 Q1 初始狀態(tài) Q1 Edit √ √觸發(fā)器 Q2 初始狀態(tài) Q2 Edit √ √觸發(fā)器 Q3 初始狀態(tài) Q3 Edit √ √觸發(fā)器 Q4 初始狀態(tài) Q4 Edit √ √封裝后的 8421BCD 碼十進制同步加法計數(shù)器模塊外形如圖 311 中的 Subsystem 模塊所示。algorism adder39。8421BCD\n\n39。將此系統(tǒng)封裝，填寫封裝參數(shù)如下：8421BCD 碼十進制同步加法計數(shù)器邏輯表達(dá)式如下： nQJ1234?nK14? nJ142 n12 1?KXX：基于 Matlab 的數(shù)字邏輯電路仿真 24 nQC14?根據(jù)邏輯表達(dá)式，可以直接搭建其邏輯電路，在此，選用建立子系統(tǒng)的方式，建立一個 8421BCD 碼十進制同步加法計數(shù)器的子系統(tǒng)，其形式如圖 310 所示。 同步計數(shù)器仿真本小節(jié)將對同步十進制計數(shù)器進行仿真，十進制的 10 個數(shù)碼0、9 有著各種編碼方式，從而十進制計數(shù)器也有各種形式。而在異步計數(shù)器中，觸發(fā)器的翻轉(zhuǎn)有先有后，不是同時發(fā)生的。計數(shù)器的種類繁多，若按計數(shù)器中觸發(fā)器狀態(tài)更新的先后次序分，可以分為同步計數(shù)器和異步計數(shù)器。然后雙擊示波器觀察波形，如圖 39 所示。7）將各模塊擺放整齊，參照圖 38 連線，保存。5）添加一個 Clock 模塊，作為 D 觸發(fā)器模塊 CLK 端的輸入信號，即作為 D 觸發(fā)器模塊的時鐘控制信號，將其 Period 參數(shù)設(shè)置為 2。將該模塊命名為 INPUT，參數(shù)設(shè)置為：Pulse type 設(shè)置為 Sample based；Amplitude 設(shè)置為1；Period 設(shè)置為 3；Pulse 設(shè)置為 1；Phase delay 設(shè)置為 0；Sample time 設(shè)置為 。2）拷貝 4 個 D FlipFlop 模塊到新建模型文件中，分別命名為DDDD4。XX：基于 Matlab 的數(shù)字邏輯電路仿真 22 圖 37 右移寄存器邏輯圖根據(jù)右移移位寄存器的邏輯圖搭建移位寄存器的 Simulink 仿真模型。在此，選擇 Simulink 中的 D FlipFlop（D 觸發(fā)器）模塊來搭建移位寄存器。除第 1 級外，其他各級的控制輸入皆為前級的輸出，所有觸發(fā)器共用一個時鐘源。此外，對比兩個輸入信號 D0、D1 和兩個輸出信號 Q0、Q1 可以看出，2 個觸發(fā)器完全獨立工作，互不影響，這是并行寄存器的特點。表 33 二位并行寄存器輸入信號模塊參數(shù)設(shè)置模塊名稱 Pulse type Amplitude Period Pulse width Phase delay Sample timeD0 Sample based 1 3 1 0 1D1 Sample based 1 3 1 0 保存該模型運行后，雙擊 Scope 模塊，可以看到如圖 36 的波形圖。圖 35 二位并行寄存器 Simulink 模型圖XXXX 大學(xué)畢業(yè)設(shè)計（論文） 21 圖 35 中兩個輸入信號源 D0、D1 為 Pulse Generator 模塊，它們的參數(shù)設(shè)置如表 33 所示，其目的是為了產(chǎn)生兩個不同的輸入信號，從而對 2 位并行寄存器不同寄存位進行比較。根據(jù)這些需要。根據(jù)本章第一節(jié)對 RS 觸發(fā)器模塊的分析，當(dāng) R、S 端同時等于 1 時，SR FlipFlop 模塊處于無效狀態(tài)，因此必須利用控制電路對 R、S 端的輸入信號進行控制，以防止無效狀態(tài)的出現(xiàn)。并行寄存器由兩大部分組成，觸發(fā)器和控制電路。所謂并行寄存器就是能夠同時存儲幾個數(shù)據(jù)源的寄存器。本節(jié)將介紹并行寄存器和移位寄存器的仿真。這里已經(jīng)介紹了組合電路和觸發(fā)器在這就可很好的進行時序邏輯電路仿真分析，常用的時序電路有：計數(shù)器、寄存器等。靈活應(yīng)用它們可以搭建許多各式的時序邏輯電路。并且根據(jù)其內(nèi)部電路很容易看出，D 觸發(fā)器作用時實現(xiàn)的邏輯功能的表達(dá)式是：對于 D 觸發(fā)器無需調(diào)整其各項參數(shù)，只要正確搭建其仿真模型， D 觸發(fā)器即能正常工作。3. D FlipFlop（D 觸發(fā)器）模塊右鍵單擊該模塊，在彈出的選擇對話框中，選擇 Look under mask 項，即可打開其內(nèi)部電路界面，D FlipFlop 模塊的外觀及內(nèi)部電路如圖 34 所示。XXXX 大學(xué)畢業(yè)設(shè)計（論文） 19 圖 33 JK 觸發(fā)器模塊內(nèi)主要模塊電路JK FlipFlop 模塊實現(xiàn)了如表 32 所示真值表的邏輯功能。從圖 33 中可以看到在 JK 觸發(fā)器中，Trigger 模塊的Trigger Type 參數(shù)被設(shè)置成下降沿觸發(fā)。Trigger 模塊位于 Simulink 節(jié)點下的 Portsamp。圖 32 JK 觸發(fā)器模塊外觀及內(nèi)部電路為了分析 JK FlipFlop 模塊，再次雙擊 JK 觸發(fā)器內(nèi)部電路中名為 JK FlipFlop 的主模塊，可以看到其內(nèi)部電路結(jié)構(gòu)，如圖 33 所示。R=1 約束條件）1nnQSR??雙擊 RS 觸發(fā)器模塊，可以打開它的參數(shù)調(diào)整對話框，其內(nèi)部只有一個供用戶調(diào)整的參數(shù) Initial condition（ state of Q） ，它用于調(diào)整 Q 端的初始狀態(tài)，設(shè)置它其實就是設(shè)置內(nèi)含的 Memory 模塊最初存儲的 Q 端的狀態(tài)值。圖 31 RS 觸發(fā)器模塊外觀及內(nèi)部電路RS 觸發(fā)器的真值表如表 31。RS 觸發(fā)器位置是：Simulink Extras→Flip Flops→SR FlipFlop。接下來，對該類模塊做分類介紹。觸發(fā)器與邏輯門比較，觸發(fā)器的顯著特點是有反饋電路，因此它的輸出不僅取決于研究時刻的輸入，而且還依賴于研究時刻以前的輸入。觸發(fā)器它有 2 個穩(wěn)定輸出狀態(tài)，一個是高電位，另一個是低電位。它是在門電路的基礎(chǔ)上引入適當(dāng)?shù)姆答仒?gòu)成的。在本章中主要對時序電路進行仿真，可以更好的理解和學(xué)習(xí)時序電路。因此，從電路結(jié)構(gòu)來看，時序電路一定要包含存儲器件，它的作用就是用來“記憶” 研究時刻以前的輸入情況。輸出結(jié)果的顯示由 Scope 模塊改為 Display 模塊，是數(shù)字電路仿真中結(jié)果輸出的另一種方法，可以根據(jù)需要選擇結(jié)果的顯示方法。保存并運行后，即可得到 Display 模塊顯示的 A=0101 與B=0111 相加的結(jié)果，為了便于觀看結(jié)果，在圖中加入了對每位輸出的注釋。模塊參數(shù)設(shè)置好后，用信號線將所有模塊連接起來，將得到如圖 212 所示的 4 位全加器 Simulink 模型。Mux 模塊，Mux 模塊位于 Simulink 節(jié)點下的 Signal Routing 模塊庫中，它主要是將最后結(jié)果集合后送到 Display 模塊顯示。根據(jù)需要，需要選用 Constant 模塊，Display 模塊、Mux 模塊以及自建的 ADD（全加器）模塊。所建全加器模塊的外觀如圖 210 所示，所建全加器的內(nèi)部系統(tǒng)結(jié)構(gòu)如圖 211 所示。表 26 全加器真值表A B C S D0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 1XXXX 大學(xué)畢業(yè)設(shè)計（論文） 15 1 1 0 1 01 1 1 0 11 1 0 0 11 1 1 1 1表中 A 是被加數(shù)，B 是加數(shù)，C 是來自低位全加器的進位，S 是該全加器的和，D 是該全加器的進位。所謂全加器，就是帶進位輸入和帶進位輸出的加法器。表 25 半加器真值表A B S C0 0 0 00 1 1 01 0 1 01 1 0 1在表 25 中 A 是被加數(shù)，B 是加數(shù)，S 是半加器的和，C 是半加器的進位位。而半加器又是數(shù)字系統(tǒng)進行加、減、乘、除算術(shù)運算的重要電路。圖 28 4 路數(shù)據(jù)選擇器 Simulink 模型圖XX：基于 Matlab 的數(shù)字邏輯電路仿真 14 圖 29 4 路數(shù)據(jù)選擇器功能演示圖 加法器仿真在 2 個二進制數(shù)進行算術(shù)運算時，無論進行的是加、減、乘、除中的何種運算，最后都將化作若干步相加運算進行。表 24 Pulse Generator 模塊參數(shù)設(shè)置模塊名稱 Pulse type Amplitude Period Pulse width Phase delay Sample timeD0 Sample based 1 2 1 0 D1 Sample based 1 5 1 0 D2 Sample based 1 2 1 0 D3 Sample based 1 3 1 0 A1 Sample based 1 2 1 1 10A2 Sample based 1 2 1 1 5S Sample based 1 40 4 20 1運行該模塊后，單擊 Scope 模塊可以看到如圖 29 所示波形圖。1）模型分析XXXX 大學(xué)畢業(yè)設(shè)計（論文） 13 選擇器的邏輯關(guān)系十分清晰固定，4 路數(shù)據(jù)選擇器的邏輯表達(dá)式如下： 3012022101 XAXAD???其中，D 代表輸出端，A1，A0 代表數(shù)據(jù)選擇控制端，X0,X1,X2,X3 代表原始輸入信號端。為使各輸出端均對應(yīng)有唯一的地址，則輸入端的個數(shù) m 與地址端的位數(shù)應(yīng)滿足如下關(guān)系： 數(shù)據(jù)選擇器在地址碼 An1，An2，…A1，A0 的控制下，從多個輸入中選擇一個輸入信號，將其送到輸出端。圖 27 4 線—16 線譯碼器的 Simulink 仿真模型仿真模型搭建完畢后，在“Simulation”/“Configuration Parameters” 內(nèi)調(diào)整仿真時間為021s，保存該模型后運行，單擊 Scope2 模塊可以看到 4 線—16 線譯碼器輸入信號圖形；單擊 Scope 和 Scope1 模塊可以得到相應(yīng)的輸出圖形，分別顯示了輸出端 Q0Q15的波形，其中第 Qn 個波形為：在第 n+1 個單位時間（即在 **(n+1)s 的時間段內(nèi)）內(nèi)有一個單位脈沖。2 個 Logical Operator 模塊，在此利用它們來實現(xiàn) NOT 功能。該模型中，根據(jù)需要將 Constant value 參數(shù)設(shè)置為 0，該 Constant 模塊將在仿真過程中產(chǎn)生一個持續(xù)時間的幅度為 0 的信號。將 4 個模塊分別命名為 X0、X1 、X2 、X3，它們的參數(shù)設(shè)置情況如表 23 所示。此外，還需要新增以下模塊。在 Matlab 的啟動界面的 Command Window 窗口中鍵入命令 mydesign，打開上面所建的 mydesign 模塊庫。現(xiàn)在選用 S1 作為第 4 輸入端來搭建 4 線—16 線譯碼器。在 Matlab 的啟動界面的 Command Window 窗口中鍵入命令 mydesign 即可打開剛建立的含有 3 線—8 線譯碼器模塊的庫文件。將先前封裝好的 3 線—8 線譯碼器子系統(tǒng)拷貝到該庫文件中，然后執(zhí)行“File”/“Save As…