fpgacpld數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享(參考版)
2025-07-02 18:04本頁(yè)面
【正文】 而我們并不能保證在PLD/FPGA內(nèi)部QA,QB,QC到D觸發(fā)器的布線長(zhǎng)短一致，因此，在器從3計(jì)到4時(shí)，RCO線上會(huì)出現(xiàn)毛刺（假設(shè)QC到D觸發(fā)器的路徑較短，即QC的輸出先翻轉(zhuǎn)）。然而，計(jì)數(shù)器給出的多個(gè)輸入起到時(shí)鐘的作用，這違反了可靠門控時(shí)鐘所需的條件之一。圖5給出一個(gè)不可靠的門控時(shí)鐘的例子。當(dāng)ENA為高電平時(shí)，D輸入端的值被鐘控到觸發(fā)器中：當(dāng)ENA為低電平時(shí)，維持現(xiàn)在的狀態(tài)。我們往往可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。如果地址線在規(guī)定的時(shí)間內(nèi)未保持穩(wěn)定，則在時(shí)鐘上會(huì)出現(xiàn)毛刺，造成觸發(fā)器發(fā)生錯(cuò)誤的狀態(tài)變化。波形圖顯示出有關(guān)的建立時(shí)間和保持時(shí)間的要求?？煽康拈T控時(shí)鐘的實(shí)例，用一個(gè)“與”門產(chǎn)生門控時(shí)鐘，用一個(gè)“或”門產(chǎn)生門控時(shí)鐘。如果采用任何附加邏在某些工作狀態(tài)下，會(huì)出現(xiàn)競(jìng)爭(zhēng)產(chǎn)生的毛刺。然而，每當(dāng)用組合函數(shù)鐘控觸發(fā)器時(shí)，通常都存在著門控時(shí)鐘。通常用陣列時(shí)鐘構(gòu)成門控時(shí)鐘。PLD具有乘積項(xiàng)邏輯陣列時(shí)鐘（即時(shí)鐘是由邏輯產(chǎn)生的），允許任意函數(shù)單獨(dú)地鐘控各個(gè)觸發(fā)器。如果在應(yīng)用中不能滿足建立和保持時(shí)間的要求，則必須用時(shí)鐘同步輸入信號(hào)。定時(shí)波形示出觸發(fā)器的數(shù)據(jù)輸入D[1..3]應(yīng)遵守建立時(shí)間和保持時(shí)間的約束條件。PLD/FPGA都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。在PLD/FPGA設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。在進(jìn)行后仿真時(shí)，最大延遲用來(lái)檢查建立時(shí)間，最小延時(shí)用來(lái)檢查保持時(shí)間。為了使電路正常工作，建立時(shí)間和保持時(shí)間應(yīng)該分別滿足：其中tclock_Q_max是時(shí)鐘沿變化到數(shù)據(jù)輸出端變化的最慢變化情況，tlogic_max是寄存器間組合邏輯的最大可能延遲，tclock_Q_min和tlogic_min表示最快情況。保持時(shí)間（hold）和建立時(shí)間（setup）都是相對(duì)于實(shí)際時(shí)鐘跳變而言的。數(shù)據(jù)同樣應(yīng)該在時(shí)鐘工作沿過(guò)去后保持一段時(shí)間，這段時(shí)間稱為保持時(shí)間（hold time）。在實(shí)際的時(shí)鐘模型中，我們要考慮時(shí)鐘樹傳播中的偏斜、跳變和絕對(duì)垂直的偏差以及其它一些不確定因素。多時(shí)鐘系統(tǒng)能夠包括上述四種時(shí)鐘類型的任意組合。在設(shè)計(jì)FPGA/CPLD時(shí)通常采用幾種時(shí)鐘類型。 寄存異步輸入信號(hào)我們?cè)谌粘５脑O(shè)計(jì)工作中，F(xiàn)PGA/CPLD總是要與別的芯片相連接的，F(xiàn)PGA/CPLD會(huì)給別的芯片輸出信號(hào)，同時(shí)也要處理別的芯片送來(lái)的信號(hào)，這些信號(hào)往往對(duì)FPGA/CPLD內(nèi)部的時(shí)鐘系統(tǒng)而言是異步的，為了可靠的采樣到這些輸入信號(hào)，建議將這些輸入信號(hào)使用相應(yīng)的時(shí)鐘鎖存后在處理，這樣做：將原來(lái)的異步信號(hào)轉(zhuǎn)化成同步來(lái)處理；?去除輸入信號(hào)中的毛刺（特別是對(duì)于數(shù)據(jù)總線）；? FPGA/CPLD中的時(shí)鐘設(shè)計(jì)無(wú)淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實(shí)現(xiàn)的任何數(shù)字設(shè)計(jì)，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。另外通過(guò)組合邏輯輸出還有可能出現(xiàn)毛刺的情況。因?yàn)橥ǔＧ闆r下一個(gè)板子是工作于一種或兩種時(shí)鐘模式下，與FPGA/CPLD相連接的芯片的工作時(shí)鐘大多數(shù)情形下與FPGA的時(shí)鐘同源，如果輸出的信號(hào)經(jīng)過(guò)時(shí)鐘鎖存可以起到如下的作用：容易滿足芯片間信號(hào)連接的時(shí)序要求；?容易滿足信號(hào)的建立保持時(shí)間；?如上圖所示，比如FPGA/CPLD在CLK的時(shí)鐘沿1鎖存一個(gè)信號(hào)得到SIG所示的波形，SIG信號(hào)需要給另外的一個(gè)與其接口的芯片，那么該芯片將一定會(huì)在CLK的時(shí)鐘沿2正確采樣到SIG信號(hào)。end process。 end if。039。Carry_0_2 = add_12_result_0(10)。Carry_0_1 = add_12_result_0(11)。Carry_0_0 = add_12_result_0(11)。039。)thencount_buffer(0) = IO。 and data_sel = 39。)thenif(OE_bar = 39。event and CLK_25MHz = 39。039。039。039。)。)then system Resetcount_buffer(0) = (others = 39。Bytes Countprocess(RST,CLK_25MHz,IO,OE_bar,data_sel,Count_0_en)begin if(RST = 39。end process。add_12_b_0 =（others=’X’）。 Carry_0_1)。 count_buffer(0)(31 downto 22))。 Carry_0_0)。 count_buffer(0)(21 downto 11))。039。 Len(10 downto 0))。039。 count_buffer(0)(10 downto 0))。039。根據(jù)經(jīng)驗(yàn)直接用32位加法器肯定是達(dá)不到50MHz的要求的，這時(shí)我們可以將其分成3個(gè)12位計(jì)數(shù)器來(lái)操作，后面的計(jì)數(shù)器只要將前面計(jì)數(shù)器結(jié)果的高位（進(jìn)位位）相加就可以了。有的設(shè)計(jì)在設(shè)計(jì)開始就知道那部分電路會(huì)產(chǎn)生比較大的組合邏輯，導(dǎo)致速度瓶頸的產(chǎn)生，那么就應(yīng)該在開始就想好解決辦法。其實(shí)在一個(gè)設(shè)計(jì)里影響速度的瓶頸經(jīng)常只會(huì)有幾條，我們將延時(shí)最大的路徑稱作關(guān)鍵路徑。FPGA/CPLD開發(fā)軟件中也有一些參數(shù)設(shè)置，通過(guò)修改這些設(shè)置，可以提高編譯/布局布線后系統(tǒng)速度，但是根據(jù)經(jīng)驗(yàn)這種速度的提高是很有限的，假如按照要求我們需要設(shè)計(jì)一個(gè)可以工作到50MHz的系統(tǒng)，實(shí)際布局布線器報(bào)告出來(lái)的Fmax只有40MHz，此時(shí)如果我們使用布局布線器的設(shè)置選項(xiàng)最多可以提高到45MHz，這還是運(yùn)氣比較好的情況。這也是所謂“流水線”（pipelining）技術(shù)的基本原理。由于一般同步電路都不止
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