【正文】 2022/3/13。 ? 輔存的特點：容量大，成本低，可以脫機保存信息。當 CPU需要時，再將數(shù)據(jù)成批地調入主存。如果在 SDRAM中融合了突發(fā)模式和交錯連接兩種技術，那么由 SDRAM構成的內存可用于總線頻率高達 125MHz的系統(tǒng)中。許多新推出的 SDRAM的突發(fā)長度可為一整頁。它們可通過預先編程設置成一次從 DRAM內部以突發(fā)模式讀出 16或 256個連續(xù)單元。即可簡單地通過編程把 SDRAM設置為突發(fā)模式，告訴它一次要連續(xù)讀的單元數(shù)就可以了。 ? 突發(fā)讀模式中， CPU像正常情況下一樣提供第一個單元的地址，先給 RAS信號，接著 CAS信號。 2022/3/13 165 2022/3/13 166 突發(fā)模式操作 ? 由于 CPU和 DRAM間有了公共系統(tǒng)時鐘，就有了突發(fā)模式操作。在 CPU和 SDRAM間的所有總線行為（送地址、送數(shù)據(jù)、送控制信號）都與這個公共時鐘信號同步，即公共時鐘是CPU和 SDRAM的參考點，任何操作都不會偏離它，因此 CPU也就無需等待了。 2022/3/13 160 2022/3/13 161 2022/3/13 162 6) 同步 DRAM (SDRAM) ? 當 CPU總線的速度超過 75MHz時，即使是 EDO DRAM也不能滿足 CPU速度的需求，所以人們開發(fā)了同步 DRAM （ SDRAM）。 2022/3/13 159 5) EDO DRAM ? 擴展數(shù)據(jù)輸出的 DRAM—— EDO DRAM有時也被稱為超級頁模式（ hyper page）DRAM，因為它事實上是快速頁模式DRAM的超級版本。 2022/3/13 156 2022/3/13 157 ? 從上述的例題和各種表格可看出，人們設計各種訪問模式的 DRAM芯片的目的是盡可能減少訪問 DRAM芯片中每個存儲單元電路所需的等待時間，但事實上即使是最佳訪問模式的 DRAM也不能完全排除等待時間，除非全部使用 SRAM芯片構成內存，這樣會大大增加成本，最佳方案是使用 DRAM構成內存，使用SRAM構成 Cache。為了避免使用多個邏輯門引起的芯片間延遲，許多 DRAM控制器支持各種 DRAM操作模式?？梢姲胱止?jié)模式DRAM類似于頁模式 DRAM，只是頁模式中一次要連續(xù)讀出一行中的所有位，而半字節(jié)模式只是讀出一行中連續(xù)的四位。靜態(tài)列模式 DRAM在適應要求低噪聲的應用領域，要強于頁模式 DRAM。 2022/3/13 150 2022/3/13 151 ? 例 某 1M 1靜態(tài)列模式 DRAM的tRC＝ 165ns， tRAC＝ 85ns， ? tSC＝ 50ns ? 則訪問一行所需的時間為： ? tRAC＋ 1023 tSC ＝ ? 85ns＋ 1023 50ns ＝ 51235ns。訪問所在頁內的任一存儲單元電路的時間為 tAA，但訪問頁內的連續(xù)位中每一位的時間不能少于 tSC（靜態(tài)列周期時間）。 2022/3/13 149 ? 在許多以 386/486為核心的 PC中，使用了靜態(tài)列模式 DRAM芯片構成主存。 2022/3/13 148 ? 這意味著，訪問某一行的第一個存儲單元電路時間是標準的 RAS訪問時間 tRAC，但是訪問同一行中的后續(xù)存儲單元電路的時間稱為 tAA（從列地址有效開始的訪問時間）。接著給出列地址，并給出有效的 CS（片選）信號，之后列地址在存儲芯片之外的一個自動增量寄存器中不斷增量，并將每次增量后的地址信號送往存儲器芯片作為列地址譯碼器的輸入信號，列地址譯碼器不斷譯碼以確定要訪問的存儲單元。存取這種模式的 DRAM時，訪問某一行的第一個存儲單元電路需要的時間是標準的RAS訪問時間。 2022/3/13 142 2022/3/13 143 2022/3/13 144 ? 例 某 1M 1頁模式 DRAM的 tRC＝165ns， tRAC＝ 85ns， tPC＝ 50ns ? 則該 DRAM芯片有 1024頁，每頁有1024位，訪問一頁所需的時間為： ? tRAC＋ 1023 tPC＝ 85ns＋1023 50ns＝ 51235ns。表 43列出了頁模式 DRAM有關時序的參數(shù)。 2022/3/13 141 ? 在頁模式 DRAM中，當訪問的存儲器單元電路處于給定頁中時，對其中每個連續(xù)存儲單元電路訪問的時間不能小于 tPC（頁周期時間）。這個過程直到給出的地址是該頁中的最后一個列地址為止。 ? 按照頁模式規(guī)定的方式訪問 DRAM時，要首先給出行地址，隨后有效的 RAS信號將行地址鎖存到行地址譯碼器，自此， 2022/3/13 139 ? 如果下面要訪問的存儲單元電路全部在同一行中，則鎖存的行地址就不再變化，在此期間不斷地向存儲器送出不同的列地址。 16～ 25MHz的 386SX、 386DX和 486SX的 PC機都采用了這種交錯內存的連接方法，以避免使用昂貴的 Cache，又可以不影響 CPU的性能。同樣地，當 CPU訪問內存條A時，內存條 B又進行預充。如 386SX先訪問內存條 A，接著訪問內存條 B。 2022/3/13 135 2022/3/13 136 ? 若構成內存的 DRAM芯片的訪問時間是70ns，預充時間是 65ns，則 DRAM的存取周期時間是 135ns，這顯然不能滿足 CPU的要求。采用這種方法帶來的好處是，當 CPU在訪問一個內存條的同時，另一個內存條對其存儲單元執(zhí)行預充操作，這樣預充時間就可以隱藏在訪問時間中。 2022/3/13 133 2022/3/13 134 內存交錯 ? 為了消除 DRAM的預充時間所帶來的負面影響，方法之一就是將 DRAM芯片交錯地連接起來。 2022/3/13 132 ? 例如某 DRAM芯片的 tRAC = 100ns, tRC = 190ns,則連續(xù)訪問 150個 DRAM單元所需要的時間是 150 190＝28,500ns；但若連續(xù)訪問的是 150個SRAM單元（假設 SRAM的 tAA = 100ns），則所需時間為 150 100＝15,000ns。 2022/3/13 131 ? 存取周期不等于訪問時間是 SRAM和DRAM的主要差別之一。若訪問這種 DRAM芯片中的一個單元， 100ns足夠了。這是因為在每個 RAS信號失效后， DRAM芯片需要一個預充時間 tRP，以便為下次訪問做準備。在標準模式下，訪問存儲器中一位信息的步驟是，先給出所要訪問存儲單元的行地址并保持地址信號穩(wěn)定，然后給出有效的 RAS（行選通）信號，將行地址鎖存到行地址譯碼器中，此后再給出該單元的列地址，地址信號穩(wěn)定后，再給出有效的 CAS（列選通）信號，將列地址鎖存到列地址譯碼器中，這樣可以通過行、列譯碼器的譯碼，找到相應的存儲單元，再根據(jù)信號 R/w的狀態(tài)，決定對該單元實施讀或寫操作，參見圖 410。 2022/3/13 126 4. DRAM芯片的存取模式 ? 按照 DRAM芯片的存取模式的不同，DRAM芯片可分為四類：標準模式、頁模式、靜態(tài)列模式和半字節(jié)模式的DRAM芯片。在 s中前 15μ s即 30個存取周期用于讀 /寫操作，后 s用于刷新。 ? 以 128 128陣列、存取周期為 500ns為例，因為 2ms內所有 128行都刷新一遍，所以只要每隔 2ms/128＝ s的時間刷新一行即可。 2022/3/13 124 ? ⑶ 異步式刷新 ? 每隔一段時間刷新一行。采用分散式刷新時，系統(tǒng)總線周期為存取周期的兩倍，即 1μ s。 ? 分散式刷新的缺點：沒有充分利用所允許的最大刷新間隔 (2ms)，且刷新過于頻繁，降低了系統(tǒng)的速度。 ? 即把系統(tǒng)周期分為兩段，前段用來讀 /寫操作，后段用于刷新操作，每次刷新一行。 ? 集中式刷新的缺點：在 “ 死區(qū) ” 內 CPU必須停止訪存操作， CPU利用率低。 2022/3/13 121 ? 設存儲器周期為 500ns，則在 2ms內有 64μ s專用于刷新，其余 1936μ s為讀寫時間。 ? 例如對 16k 1位芯片，存儲矩陣為 128 128，每個存儲單元電路都刷新一次需 128個周期，因此在 2ms內，留出 128個周期專用于刷新。 ? ⑴ 集中式刷新 ? 在允許的最大刷新間隔 (2ms)內，按照存儲器芯片容量的大小集中安排刷新時間。每次由刷新地址計數(shù)器給出刷新的行地址，每刷新一行，刷新地址計數(shù)器加 1。 ? （刷新最大間隔） ? 設存儲電容為 C，其兩端電壓為 u， ? 電荷 Q＝ C?u，則泄漏電流為 tuCtQI??????2022/3/13 118 ? 所以泄漏時間為 ? △ u：電容兩端的電壓變化 ? I：泄露電流 ? C：存儲電容 ? 若 C＝ ，△ u＝ 1V， I＝ ? 則 泄漏時間為 ? 說明動態(tài) MOS元件每隔 2ms必須刷新一次 ? △ t就是刷新最大間隔，即刷新最大周期。 2022/3/13 117 動態(tài)存儲器的刷新方式 ? 因為電容電荷的泄放會引起信息的丟失，因此動態(tài) MOS存儲器每隔一定時間需進行一次刷新操作。 內存條的應用 ? 內存條主要用于微機系統(tǒng)。 2022/3/13 116 ? 2. SRAM內存條 ? 與 DRAM相似，但容量小，功耗大。容量如 1MX8位（ 30線）、4MX32位（ 72線）。 ? 提示：注意整數(shù)邊界地址的安排 2022/3/13 114 存儲模塊 ? 若干個存儲芯片按一定的邏輯關系連起來，高密度地安裝在對外有若干個引腳的印制電路板上或密封在對外有若干引線的陶瓷殼中。 2022/3/13 107 地址線的安排 ? 8K?16bit= 8K?2 ? 8bit ? ?空間 214 ? 8bit ? ?地址線 14根 ? 由于交叉編址和整數(shù)邊界的要求，故 ? A0用于 8位、 16位的控制（與 B組合） ? A11A1用于片內地址 ? A1 A12用于 2:4譯碼 2022/3/13 108 邏輯表達式 B A0 PEven POdd 0 0 ? ? 0 1 х х 1 0 ? х 1 1 х ? 2022/3/13 109 ?Peven= A0 ?Podd= A0 ?B Y0 Y1 Y2 Y3 A13 A12 2022/3/13 110 ? CS0=Y0+ Peven CS1=Y0+ Podd ? CS2=Y1+ Peven CS3=Y1+ Podd ? CS4=Y2+ Peven CS5=Y2+ Podd ? CS6=Y3+ Peven CS7=Y3+ Podd ?（畫出連接圖） 2022/3/13 111 CS 7 CS 6 CS 5 2 － 4 譯碼 A13 A12 M REQ =1 A0 B 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 1 Y0 Y1 Y2 Y3 Podd Pev en CS0 CS 1 CS2 CS3 CS4 2022/3/13 112 CS7 CS1 CS3 CS5 CS6 CS0 CS2 CS4 S RA M1 SR A M 0 SR A M3 SR A M 2 SR A M5 SR A M 4 SR A M7 SR A M 6 A11~A1 R/ W D7~D0 D15~D8 2022/3/13 113 思考題 ? 請用 2K?8bit 的 SRAM 設 計 一 個8K?32bit的存儲器 ， 并畫出存儲器與CPU的連接原理圖 。 ? SRAM除地址 、 數(shù)據(jù)線外 ， 有 CS（ 低電平有效 ） 、 WE等控制線 （ 高電平讀 、 低電平寫 ） 。 ? 要求：當 B=0時訪問 16位數(shù)據(jù)；當 B=1時訪問 8位數(shù)據(jù) ， 兩列存儲芯片按地址交叉方式編址 。 ? 2. 芯片與片選控制信號的安排 CPU增加控制信號，控制不同數(shù)據(jù)的 輸出。 ? （選片內地址多？還是地址少？） 2022/3/13 105 多種數(shù)據(jù)位輸出的組織問題。 ? 特點：芯片的地址范圍確定，連續(xù)，無重疊存儲區(qū)，對譯碼電路要求較高。 ? 特點：無需外加邏輯電路，但僅適用于芯片較少的場合。給定芯片如下，請畫出連線圖，給出各存儲區(qū)的地