基于fpga的高斯白噪聲發(fā)生器設(shè)計(jì)畢業(yè)設(shè)計(jì)畢業(yè)論文(參考版)
2025-01-19 13:28本頁(yè)面
【正文】 實(shí)驗(yàn)結(jié)果驗(yàn)證了本文設(shè)計(jì)的有效性。1．5 dB，輸出噪聲的統(tǒng)計(jì)特性服從高斯分布，滿足了設(shè)計(jì)需要。圖5為該噪聲和函數(shù)波發(fā)生器產(chǎn)生的5 MHz噪聲的實(shí)驗(yàn)結(jié)果，圖6是輸出帶寬為5 MHz的高斯白噪聲統(tǒng)計(jì)直方圖。圖4是頻率為195 kHz最大輸出幅度的四種函數(shù)波測(cè)試結(jié)果。以上的算法都可在FPGA內(nèi)部實(shí)現(xiàn)。相位增量的大小隨外指令頻率控制字K的不同而不同，一旦給定了相位增量，輸出頻率也就確定了?！ ⒖碱l率源又稱參考時(shí)鐘源，它是一個(gè)穩(wěn)定的晶體振蕩器，用來(lái)同步DDS的各組成部分。 DDS的基本工作原理是根據(jù)正弦函數(shù)的產(chǎn)生，從相位出發(fā)，用不同的相位給出不同的電壓幅度，最后濾波平滑出所需要的頻率。FIR的濾波過(guò)程實(shí)質(zhì)上就是一個(gè)延遲后加權(quán)相加的過(guò)程，即濾波輸出y(i)是輸入x(i)以及它的前N一1個(gè)狀態(tài)的加權(quán)疊加。為了使得多路多級(jí)FIR濾波器能夠在常用FPGA平臺(tái)上實(shí)現(xiàn)，對(duì)FIR數(shù)字濾波模型進(jìn)行算法優(yōu)化，以節(jié)約所需邏輯單元資源是很有必要的。FIR濾波器的單位沖激響應(yīng)為h(n)，0≤n≤N一1，輸入函數(shù)為x(i)，則輸出函數(shù)y(i)可以寫(xiě)為： 查看原圖（大圖） 該算法需要N次相乘，N1次累加。2．2 FIR數(shù)字濾波算法 m序列的功率譜是固定的，要生成帶寬可調(diào)的數(shù)字噪聲序列需要對(duì)m序列進(jìn)行低通數(shù)字濾波，本文采用的是FIR數(shù)字濾波器。 查看原圖（大圖） 由圖2可以看出，m序列的功率譜密度的包絡(luò)是[(sin x)/x]2形的，它約在偽隨機(jī)序列基本時(shí)鐘頻率的45％帶寬內(nèi)具有均勻功率譜密度，所以用濾波器濾除該頻帶內(nèi)的信號(hào)就可以近似看作帶限白噪聲。整個(gè)時(shí)域的自相關(guān)函數(shù)的周期為m=2n1。
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