康華光電子技術(shù)基礎(chǔ)—數(shù)字部分第五版(參考版)
2025-05-19 05:29本頁面
【正文】 圖 例 。為此必須在輸入端口加入測(cè)試信號(hào)，而從其輸出端口檢測(cè)其結(jié)果是否正確，這一過程常稱為搭建測(cè)試平臺(tái)。 or U4(out, a1, b1)。 and U2(a1, a, selnot)。 //定義輸出信號(hào) wire selnot, a1, b1 。 input a, b, sel。 ou t ? s e l a 1 a1 U2 b U4 amp。 可以用 /* */和 //….. 對(duì) VerilogHDL程序的任何部分做注釋。每個(gè)模塊實(shí)現(xiàn)特定的功能。 Verilog程序的基本結(jié)構(gòu) Verilog使用大約 100個(gè)預(yù)定義的關(guān)鍵詞定義該語言的結(jié)構(gòu) VerilogHDL程序由 模塊構(gòu)成。 寄存器型 寄存器類型 功能說明 reg 常用的寄存器型變量 integer 32位帶符號(hào)的整數(shù)型變量 real 64位帶符號(hào)的實(shí)數(shù)型變量， time 64位無符號(hào)的時(shí)間變量 4種 寄存器類型的變量 例： reg clock； //定義一個(gè) 1位寄存器變量 reg [3:0] counter。 b a L 寄存器型變量對(duì)應(yīng)的是具有狀態(tài)保持作用的電等路元件 ,如觸發(fā)器寄存器。 a、 b的值發(fā)生變化，線網(wǎng) L的值會(huì)立即跟著變化。 //聲明一個(gè) 8bit寬的網(wǎng)絡(luò)型總線變量 常用的網(wǎng)絡(luò)類型由關(guān)鍵詞 wire定義 wire型變量的定義格式如下： wire [n1:0] 變量名 1，變量名 2， … ，變量名 n； 變量寬度 例 :網(wǎng)絡(luò)型變量 L的值由與門的驅(qū)動(dòng)信號(hào)a和 b所決定，即 L＝ aamp。 6． 字符串 :字符串是雙撇號(hào)內(nèi)的字符序列 常量 十進(jìn)制數(shù)的形式的表示方法 :表示有符號(hào) 常量 例如： － 2 帶基數(shù)的形式的表示方法 : 表示 常量 格式為： ＋ /－ 位寬 ’基數(shù)符號(hào) 數(shù)值 整數(shù)型 例如： 3’b10 5’o3 8’he3， 8’b1001_0011 變量的數(shù)據(jù)類型 1線網(wǎng)類型 :是指輸出始終根據(jù)輸入的變化而更新其值的變量 ,它一般指的是硬件電路中的各種物理連接 . 例 :wire L。 4． 邏輯值集合 3． 標(biāo)識(shí)符和關(guān)鍵詞 5． 常量及其表示 實(shí)數(shù)型常量 十進(jìn)制記數(shù)法 如： 、 、 科學(xué)記數(shù)法 如 : 、 5E－ 4 、 Verilog允許用參數(shù)定義語句定義一個(gè)標(biāo)識(shí)符來代表一個(gè)常量，稱為符號(hào)常量。例如， module、 endmodule、 input、output、 wire、 reg、 and等都是關(guān)鍵詞。以英文字母或下劃線開始 如 ， clk、 counter _、 bus_A 。 為了表示數(shù)字邏輯電路的邏輯狀態(tài)， Verilog語言規(guī)定了 4種基本的邏輯值。 2． 注釋符 :注釋只是為了改善程序的可讀性，在編譯時(shí)不起作用。 1． 間隔符 : Verilog 的間隔符主要起分隔文本的作用，可以使文本錯(cuò)落有致，便于閱讀與修改。在仿真期間如發(fā)現(xiàn)設(shè)計(jì)中存在錯(cuò)誤，就再要對(duì) HDL描述進(jìn)行及時(shí)的修改。類似對(duì)高級(jí)程序語言設(shè)計(jì)進(jìn)行編譯產(chǎn)生目標(biāo)代碼的過程 .產(chǎn)生門級(jí)元件及其連接關(guān)系的數(shù)據(jù)庫，根據(jù)這個(gè)數(shù)據(jù)庫可以制作出集成電路或印刷電路板 PCB。 ? 1111 ? 1110 ? 1101 ? 1100 ? 1011 ? 1010 1 1001 0 1000 1 0111 0 0110 1 0101 0 0100 1 0011 0 0010 1 0001 0 0000 L ABCD 解 : (1)列出真值表 (2)畫出卡諾圖 0 1 1 0 0 1 1 0 0 1 L C D A B (3) 卡諾圖化簡(jiǎn) D DL ? Verilog語言的基本語法規(guī)則 變量的數(shù)據(jù)類型 Verilog程序的基本結(jié)構(gòu) 邏輯功能的仿真與測(cè)試 硬件描述語言 Verilog HDL基礎(chǔ) 硬件描述語言 HDL(Hardware Description Languag ) 類似于高級(jí)程序設(shè)計(jì)語言 .它是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言 ,用它可以表示邏輯電路圖、邏輯表達(dá)式，復(fù)雜數(shù)字邏輯系統(tǒng)所的邏輯功能。 在含有無關(guān)項(xiàng)邏輯函數(shù)的卡諾圖化簡(jiǎn)中，它的值可以取 0或取 1， 具體取什么值，可以根據(jù)使函數(shù)盡量得到簡(jiǎn)化而定。 （ 4） 一個(gè)包圍圈的方格數(shù)要盡可能多 ,包圍圈的數(shù)目要可能少。 （ 2） 循環(huán)相鄰特性包括上下底相鄰，左右邊相鄰和四角相鄰。本書中包圍圈用虛線框表示。 (1) 將邏輯函數(shù)寫成最小項(xiàng)表達(dá)式 (2) 按最小項(xiàng)表達(dá)式填卡諾圖，凡式中包含了的最小項(xiàng)， 其對(duì)應(yīng)方格填 1，其余方格填 0。任何邏輯函數(shù)都 等于其卡諾圖中為 1的方格所對(duì)應(yīng)的最
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