模擬集成電路設(shè)計(jì)流程(中國科學(xué)技術(shù)大學(xué))-資料下載頁
2025-03-05 06:15本頁面
【正文】 27度下的仿真，但實(shí)際的工藝不一定是 tt，使用溫度也不一定是室溫 27度，所以要進(jìn)行工藝角仿真 ? 仿真不可能覆蓋所有的工藝偏差與溫度，所以需要選取一些典型值去驗(yàn)證 ? 溫度： － 20 ， 27， 105 （ 3種） ? 工藝偏差 ： tt ss ff fnsp fpsn （ 5種） ? 仿真要跑通這 15種情況才能進(jìn)行后端設(shè)計(jì) 2023/3/24 共 88頁 32 版圖設(shè)計(jì) ? 打開運(yùn)放核心電路圖 ? 單擊 ToolsDesign SynthesisLayout XL ? 選擇 creat new ，可以彈出版圖編輯窗口 ? 在版圖編輯窗口，單擊 DesignGen from source 之后點(diǎn)擊 ok，出現(xiàn)電路用到的所有smic18mmrf庫中元件（此時(shí)元件是無任何連接關(guān)系的） 2023/3/24 共 88頁 33 版圖設(shè)計(jì) 2023/3/24 共 88頁 34 版圖設(shè)計(jì)要點(diǎn) ? 版圖設(shè)計(jì)要按照一定的設(shè)計(jì)規(guī)則與電氣規(guī)則進(jìn)行 ，這些規(guī)則文件可以在 smic提供的 pdk（ process design kit）中查找到，最小線寬，最小間距，最小包圍，最小覆蓋。 ? 僅僅滿足設(shè)計(jì)規(guī)則的走線，不是最佳的走線方式。在滿足設(shè)計(jì)規(guī)則的前提下，要保證每條金屬走線能夠承受相應(yīng)的電流密度（防止由于老化而產(chǎn)生的電遷移現(xiàn)象），通常情況下為 1um 可以承受1mA的電流 ? 對于差分電路，要充分考慮版圖的對稱性與匹配 2023/3/24 共 88頁 35 版圖設(shè)計(jì)要點(diǎn) ? 對于低頻模擬電路而言，寄生電阻是影響其性能的主要因素，連接的走線可以盡可能寬 ? 對于射頻電路而言，寄生電容可能會占據(jù)更主要的部分，對線寬的處理上，要在寄生電阻與寄生電容直接折中 ? 對于多數(shù)電路來說，為了降低襯底寄生電阻，應(yīng)在 nmos器件周圍放置更多的稱的接觸 ? Nmos器件的所有襯底都是連在一起的 2023/3/24 共 88頁 36 最終版圖 2023/3/24 共 88頁 37 Calibre的后端驗(yàn)證 ? 設(shè)置 calibre啟動(dòng)版本 ? 在打開 icfb之前，輸入 setdt 2023/3/24 共 88頁 38 DRC 2023/3/24 共 88頁 39 2023/3/24 共 88頁 40 2023/3/24 共 88頁 41 2023/3/24 共 88頁 42 2023/3/24 共 88頁 43 2023/3/24 共 88頁 44 2023/3/24 共 88頁 45 2023/3/24 共 88頁 46 2023/3/24 共 88頁 47 2023/3/24 共 88頁 48 2023/3/24 共 88頁 49 Output 選項(xiàng)說明 2023/3/24 共 88頁 50 2023/3/24 共 88頁 51 2023/3/24 共 88頁 52 參數(shù)提取后 calibre view ? Calibre提取的參數(shù)很 ? 難再版圖上找到對應(yīng) ? 點(diǎn)，不是很直觀 2023/3/24 共 88頁 53
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