掌握8088cpu的內(nèi)部結(jié)構(gòu)和特點(diǎn)了解8088cpu外部引線及-資料下載頁
2025-07-19 02:51本頁面
【正文】 A F表示反相或低電平有效TA FTA FTA F具有單向?qū)ê腿龖B(tài)的特性雙向三態(tài)緩沖器具有雙向?qū)ê腿龖B(tài)的特性A BTOE*OE*＝ 0， 導(dǎo)通 T＝ 1 A→ B T＝ 0 A← BOE*＝ 1， 不導(dǎo)通D觸發(fā)器D QC Q 電平鎖存D QC Q 上升沿鎖存電平鎖存：高電平通過，低電平鎖存上升沿鎖存：通常用負(fù)脈沖觸發(fā)鎖存負(fù)脈沖的上升沿D QC QSR帶有異步置位清零的電平控制的鎖存器三態(tài)緩沖鎖存器（三態(tài)鎖存器）TA D Q CB鎖存環(huán)節(jié) 緩沖環(huán)節(jié)AD7～ AD0A15～ A8A19/S6～ A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19～ A16A15～ A8A7～ A0D7～ D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*最小模式下的連接示意圖（ 1） 20位地址總線 —— 采用 3個三態(tài)鎖存器 8282進(jìn)行鎖存和驅(qū)動（ 2） 8位數(shù)據(jù)總線 —— 數(shù)據(jù)收發(fā)器 8286進(jìn)行驅(qū)動（ 3）系統(tǒng)控制信號 —— 由 8088引腳直接提供最大組態(tài)的總線形成STB系統(tǒng)總線信號MEMR*MEMW*IOR*IOW*INTA*A19～ A16A15～ A8A7～ A0D7～ D0AD7～ AD0A15～ A8A19/S6～ A16/S3828682828282STBSTBOE*T82828088OE*8288DT/R*DENALES2*～ S0*S2*～ S0*MN/MX*OE*OE*MRDC*AMTW*IORC*AIOWC*INTA*STB⑴ 系統(tǒng)地址總線采用 3個三態(tài)透明鎖存器 8282進(jìn)行鎖存和驅(qū)動⑵ 系統(tǒng)數(shù)據(jù)總線采用數(shù)據(jù)收發(fā)器 8286進(jìn)行驅(qū)動⑶ 系統(tǒng)控制總線主要由總線控制器 8288形成MEMR*、 MEMW* 、 IOR*、 IOW* 、 INTA* 8088的總線時序lCPU在時鐘信號的控制下工作。l時鐘信號是按一定電壓幅度、一定時間間隔發(fā)出的脈沖信號 . l時序： CPU各引腳信號在時間上的關(guān)系。CLK8088的總線時序 （續(xù)）? 時序： CPU各引腳信號在時間上的關(guān)系。? 指令周期 是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個指令周期。? 總線周期 是指 CPU完成一次訪問內(nèi)存 (或接口 )操作所需要的時間。一個總線周期至少包括 4個時鐘周期。? 時鐘周期 ： 相鄰兩個脈沖之間的時間間隔， 是計(jì)算機(jī)內(nèi)部最小的時間單位，用 Ti表示。? 當(dāng)需要延長總線周期時需要插入等待狀態(tài) Tw最小組態(tài)的總線時序微處理器最基本的 4種總線周期：存儲器讀總線周期存儲器寫總線周期I/O讀總線周期I/O寫總線周期存儲器寫總線周期T4T3T2T1ALECLKA19/S6～ A16/S3A15～ A8AD7～ AD0A15～ A8A7～ A0 輸出數(shù)據(jù)A19～ A16 S6～ S3IO/M*WR*T1狀態(tài) —— 輸出 20位存儲器地址 A19～ A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài) —— 輸出控制信號 WR* 和數(shù)據(jù) D7～ D0T3和 Tw狀態(tài) —— 檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài) —— 完成數(shù)據(jù)傳送I/O寫總線周期T4T3T2T1ALECLKA19/S6～ A16/S3A15～ A8AD7～ AD0A15～ A8A7～ A0 輸出數(shù)據(jù)0000 S6～ S3IO/M*WR*T1狀態(tài) —— 輸出 16位 I/O地址 A15～ A0IO/M*輸出高電平，表示 I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài) —— 輸出控制信號 WR* 和數(shù)據(jù) D7～ D0T3和 Tw狀態(tài) —— 檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài) —— 完成數(shù)據(jù)傳送存儲器讀總線周期T4T3T2T1ALECLKA19/S6～ A16/S3A15～ A8AD7～ AD0A15～ A8A7～ A0 輸入數(shù)據(jù)A19～ A16 S6～ S3IO/M*RD*T1狀態(tài) —— 輸出 20位存儲器地址 A19～ A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài) —— 輸出控制信號 RD*T3和 Tw狀態(tài) —— 檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài) —— 前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送I/O讀總線周期T4T3T2T1ALECLKA19/S6～ A16/S3A15～ A8AD7～ AD0A15～ A8A7～ A0 輸入數(shù)據(jù)S6～ S3IO/M*RD*0000T1狀態(tài) —— 輸出 16位 I/O地址 A15～ A0IO/M*輸出高電平，表示 I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài) —— 輸出控制信號 RD*T3和 Tw狀態(tài) —— 檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài) —— 前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送插入等待狀態(tài) Tw? 同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部分保持同步? 在 讀寫總線周期中，判斷是否插入 Tw1. 在 T3的 前沿（下降沿） 檢測 READY引腳是否有效2. 如果 READY無效，在 T3和 T4之間插入一個等效于 T3的 Tw ，轉(zhuǎn) 13. 如果 READY有效，執(zhí)行完該 T狀態(tài)，進(jìn)入T4插入等待狀態(tài) Tw T1 T2 T3 Tw Tw Tw T4CLKREADY前沿檢測加入 TW 的 總線周期總線周期 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti 總線周期 總線周期若干個1~2個基本總線周期由 4個 T狀態(tài)組成： T T T T4等待時鐘周期 Tw， 在總線周期的 T3和 T4之間插入空閑時鐘周期 Ti， 在兩個總線周期之間插入 CPU的基本功能。 CPU的內(nèi)部邏輯結(jié)構(gòu)及基本工作過程。 (分段 )，邏輯地址與物理地址概念。 CPU的外部引腳，掌握主要引腳功能。、總線周期及指令周期的定義 . CPU讀、寫操作時序。本章
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