【正文】 性能視頻解碼器，可將NTSC、PAL視頻信號轉(zhuǎn)換成數(shù)字色差信號（YUV4:2:2），支持兩個(gè)復(fù)合視頻或一個(gè)S端子輸入，輸出格式為ITUR 。，能與TVP5150的視頻數(shù)據(jù)流進(jìn)行無縫連接，通過EDMA把VP口的數(shù)據(jù)存在SDRAM中，連接關(guān)系如圖49所示。圖49 圖像傳感器與DM642接口 Sensor Interface to the DM642TVP5150的GPCL引腳用作VP口的CAPEN，來控制視頻數(shù)據(jù)流的采集。當(dāng)GPCL為“1”時(shí)，允許VP口對輸入的視頻數(shù)據(jù)流進(jìn)行采集；GPCL為“0”時(shí)，則禁止VP口對輸入視頻數(shù)據(jù)流進(jìn)行采集。當(dāng)允許數(shù)據(jù)采集時(shí)，視頻數(shù)據(jù)流串行時(shí)鐘由TVP5150的SCLK控制。在實(shí)際工作中，TVP5150將每一路CCD攝像頭采集到的標(biāo)準(zhǔn)電視模擬信號進(jìn)行視頻圖像的抗混疊濾波預(yù)處理、模擬數(shù)字化轉(zhuǎn)換及亮度/色度、水平/垂直同步等信號的分離，[36]。TMS320DM642有三個(gè)可以配置的視頻接口，分別為VP0、VP1和VP2。每個(gè)視頻接口各有20根數(shù)據(jù)輸入輸出管腳，其中VP0和VP1口的1219bit對應(yīng)的管腳作為音頻的串行端口（MeASP），VP0和VP1的29bit對應(yīng)兩個(gè)多通道串行端口（MeBSP）?？紤]到以后需要擴(kuò)展云臺控制，所以必須用到McBsP，可以減少外部粘合邏輯，使電路簡單，減少成本。這樣視頻應(yīng)用選擇用VP1的A口和VP2的A口來設(shè)計(jì)。保證所需功能都可以實(shí)現(xiàn)。1路原始的視頻信號經(jīng)過前端A/D采樣，形成8bit的YUV422模式的數(shù)字視頻信號，8bit的數(shù)字信號可以直接連接在VP1口的29b計(jì)對應(yīng)的管腳上。其余1219bit對應(yīng)的管腳留給音頻作輸入輸出。VP2口接1路的視頻輸出，輸出8bit的YUV422模式的數(shù)字視頻信號經(jīng)過D/A變換輸出復(fù)合視頻信號。對視頻編解碼芯片的參數(shù)配置、命令下達(dá)和參數(shù)讀取都通過IIC總線來完成。 PCI總線驅(qū)動(dòng)控制模塊PCI總線驅(qū)動(dòng)模塊由1個(gè)SN74CBTl6233型PCI總線橋接電路及其外圍電路組成。本模塊中的信號按照功能可以分為系統(tǒng)信號、地址數(shù)據(jù)復(fù)用信號和接口控制信號等。系統(tǒng)信號包括CLK和RST，為系統(tǒng)提供時(shí)鐘和復(fù)位。對地址數(shù)據(jù)復(fù)用信號來說，在總線傳輸操作周期中，1個(gè)PCI總線周期由1個(gè)地址段和緊隨其后的1個(gè)或多個(gè)數(shù)據(jù)段組成，其中AD[031]是地址數(shù)據(jù)復(fù)用總線，可為PCI接口電路提供地址和數(shù)據(jù)信號；復(fù)用引腳PCBE[03]為PCI接口電路提供總線命令信號和字節(jié)允許信號。接口控制信號主要由FRAME、TRDY、IRDY和DEVSEL等信號組成，其中，F(xiàn)RAME信號是總線周期構(gòu)成信號，由當(dāng)前總線中主設(shè)備驅(qū)動(dòng)，表明1個(gè)總線周期的開始和延續(xù)；TRDY是目標(biāo)設(shè)備就緒信號，在寫操作中，TRDY有效表明從設(shè)備已準(zhǔn)備好接收數(shù)據(jù)，而在讀操作中，TRDY有效則表明AD[031]上已有有效數(shù)據(jù)；IRDY表明驅(qū)動(dòng)設(shè)備已準(zhǔn)備好數(shù)據(jù)；DEVSEL為設(shè)備選擇信號，當(dāng)其有效時(shí)，說明驅(qū)動(dòng)它的主設(shè)備已將其地址譯碼作為當(dāng)前操作的目標(biāo)設(shè)備，該信號作為輸入信號時(shí)，DEVSEL用來表示總線上已有目標(biāo)設(shè)備被選中。其他本系統(tǒng)不用的PCI總線信號則可用高阻態(tài)代替。PCI總線驅(qū)動(dòng)控制模塊接口電路原理功能框圖如圖410所示[37]。圖410 PCI總線驅(qū)動(dòng)控制模塊 PCI Bus Driver Control Module利用DM642 DSP片內(nèi)集成的1個(gè)主/從模式的PCI接口與PCI總線相連，該接口支持PCI ，通過PCI總線能夠?qū)崿F(xiàn)DSP與PCI主機(jī)的互連。主機(jī)可以通過DM642的PCI接口訪問整個(gè)片內(nèi)RAM及外部存儲(chǔ)器。DSP的EMIF通過EDMA將數(shù)據(jù)傳輸?shù)紻SP的內(nèi)存中，EMIF支持同步FIFO，為了能夠使PCI總線實(shí)時(shí)讀出視頻壓縮數(shù)據(jù)流，并及時(shí)地傳送給主機(jī)，本系統(tǒng)采用了中斷機(jī)制。當(dāng)FIFO滿時(shí)，DSP產(chǎn)生一個(gè)中斷信號，通知PCI接口模塊啟動(dòng)DMA，需傳輸?shù)臄?shù)據(jù)經(jīng)FIFO由DSP利用DMA傳輸方式在計(jì)算機(jī)和板卡間實(shí)現(xiàn)視頻壓縮碼流的高速傳輸，在提供高速傳輸接口的同時(shí)不影響其他DMA操作。 存儲(chǔ)器電路DM642的EMIFA是一個(gè)64bit的接口，可以實(shí)現(xiàn)與多種同步和異步存儲(chǔ)器的無縫連接。EMIFA最大的總線時(shí)鐘可達(dá)133MHz。EMIFA共有四個(gè)片選空間（CE0CE3），每個(gè)空間都支持對6318位外設(shè)的存取操作。EMIFA有三個(gè)存儲(chǔ)器控制器：SDRAM控制器支持16M256Mbit SDRAM芯片；可編程的同步控制器通過設(shè)置讀/寫延遲，可以實(shí)現(xiàn)和SBSRAM、同步FIFO的連接；可編程的異步控制器可以獨(dú)立的設(shè)置建立、選通和保持時(shí)間以實(shí)現(xiàn)和多種異步SRAM、FIFO和外設(shè)的無縫連接。EMIFA工作時(shí)鐘可以選擇為由內(nèi)部CPU時(shí)鐘進(jìn)行4分頻或6分頻產(chǎn)生，或選擇ECLKIN引腳輸入的時(shí)鐘信號。在本系統(tǒng)中，EMIFA四個(gè)片選空間的使用安排如表43所示。表43 EMIFA四個(gè)片選空間使用安排Table 43 Arrangement of EMIFA’s Four Chip Selection Spaces片選空間地址空間空間大小用途CE00x800000000x81FFFFFF32MBSDRAMCE10x900000000x903FFFFF4MBFLASHCE20xA00000000xA00003FF1KBCPLD同步寄存器CE3沒有使用——本系統(tǒng)選擇的SDRAM為4M32bit（1M324banks），總線最高時(shí)鐘為166MHz。使用兩片SDRAM構(gòu)成64位的總線寬度，總?cè)萘繛?2MB。這32MB的SDRAM空間用來存儲(chǔ)程序和數(shù)據(jù)。SDRAM的刷新由DM642芯片自動(dòng)控制。 IIC總線IIC總線是一種用于IC器件間的二線制總線，它是通過SDA（串行數(shù)據(jù)線）和SCL（串行時(shí)鐘線）兩根線在連接到總線上的器件之間通信。本系統(tǒng)中采用DM642內(nèi)部集成IIC模塊，將其作為主器件，視頻編解碼芯片、EEPROM、以太網(wǎng)接口器件PHY和實(shí)時(shí)時(shí)鐘芯片作為從器件。由主設(shè)備對從設(shè)備進(jìn)行寫入和讀取，來控制使得各芯片正常工作。IIC 規(guī)程運(yùn)用主/從雙向通訊。器件發(fā)送數(shù)據(jù)到總線上，則定義為發(fā)送器，器件接收數(shù)據(jù)則定義為接收器。主器件和從器件都可以工作于接收和發(fā)送狀態(tài)。 總線必須由主器件（通常為微控制器）控制，主器件產(chǎn)生串行時(shí)鐘（SCL）控制總線的傳輸方向，并產(chǎn)生起始和停止條件。SDA 線上的數(shù)據(jù)狀態(tài)僅在 SCL 為低電平的期間才能改變，SCL 為高電平的期間，SDA 狀態(tài)的改變被用來表示起始和停止條件，如圖411所示。圖411 IIC時(shí)序圖 the Scheduling of IIC 電源設(shè)計(jì)TMS320DM642 芯片的工作電壓為內(nèi)核電壓 和 I/O 電壓 的供電模式。 的低電壓供電進(jìn)一步降低功耗，I/，增加了硬件電路的兼容性。但是雙電壓的供電模式是增加了硬件電路設(shè)計(jì)的難度，并且 DM642 對電源的要求也很高，整個(gè)系統(tǒng)需要高高精度的供電，以保證系統(tǒng)正常工作。 加電過程中，應(yīng)當(dāng)保證內(nèi)核電源先上電，最晚也應(yīng)當(dāng)與 I/O 電源一起加上。關(guān)斷時(shí)Vc 應(yīng)晚于Vd斷電，但在Vd先上電的情況下，應(yīng)保證Vd不大于Vc 2V，而且整個(gè)上電過程應(yīng)在25ms內(nèi)完成。講究供電次序的原因在于：如果僅CPU內(nèi)核獲得供電，周邊I/O沒有供電，對芯片不會(huì)產(chǎn)生損害，只是沒有輸入/輸出能力而已。如果反過來，周邊 I/O 得到供電而 CPU 內(nèi)核沒有加電，那么芯片緩沖/驅(qū)動(dòng)部分的晶體管將在一個(gè)未知狀態(tài)下工作，這是非常危險(xiǎn)的。 系統(tǒng)電源共有五種電源：Vc、Vd、PLL電源、數(shù)字電源、模擬電源。 在本設(shè)計(jì)中采用2片TI公司的DSP專用電源芯片TPS54310PWP 來搭建電源模塊。電路如圖412所示。圖412 電源框圖 the Power Chart一片專門提供內(nèi)核電壓 ，另一片給 Vd 和系統(tǒng)其他器件需要的 電壓。在設(shè)計(jì)過程中重點(diǎn)解決了兩個(gè)問題。 第一，電源供電順序。在正常狀態(tài)下兩片 TPS54310PWP 能同時(shí)進(jìn)行電壓變換，為了保證Vc與Vd的供電需求和保證電源的可靠性，在兩電壓之間串連接上 5 的肖特基二極管。 第二，TPS54310PWP芯片的散熱問題。為了使芯片能更好的散熱，在制作TPS54310芯片的PCB封裝的時(shí)間，在TPS54310PWP底下覆銅、打幾個(gè)小孔并與TPS54310PWP的芯片焊接在一起。通過銅片和小孔來散熱。 網(wǎng)絡(luò)傳輸模塊的實(shí)現(xiàn) 網(wǎng)絡(luò)功能基本模塊DM642在芯片內(nèi)部包含了一個(gè)網(wǎng)絡(luò)功能模塊，它己經(jīng)集成了以太網(wǎng)媒質(zhì)介入層協(xié)議（Ethernet MAC），為DM642內(nèi)核和以太網(wǎng)物理層收發(fā)器（PHY）之間提供了高效率接口。設(shè)計(jì)者務(wù)須太多關(guān)注EMAC協(xié)議的實(shí)現(xiàn)，提高了開發(fā)效率。DM642的網(wǎng)絡(luò)功能由三個(gè)主要功能模塊組成：EMAC控制模塊、EMAC模塊、MDIO模塊。如圖413所示。圖413 EMAC模塊框圖 EMAC Module DigrameEMAC控制模塊是DM642內(nèi)核與EMAC模塊和MDIO模塊之間的接口，EMAC控制模塊包含能有效使用DSP存儲(chǔ)器必需的組件，其控制網(wǎng)絡(luò)模塊的復(fù)位、中斷和存儲(chǔ)器接口的優(yōu)先權(quán)?？刂拼鎯?chǔ)器的優(yōu)先權(quán)用來平衡EMAC設(shè)備同DM642外圍設(shè)備對存儲(chǔ)器的操作。EMAC控制模塊的外圍總線接口允許EMAC模塊通過DM642的存儲(chǔ)控制器讀、寫內(nèi)部和外部的存儲(chǔ)器。EMAC控制模塊內(nèi)部具有4K的隨機(jī)存儲(chǔ)器用來保存信息包的緩沖描述符。EMAC模塊提供DM642內(nèi)核與網(wǎng)絡(luò)之間的高效率接口，它具備8條傳輸隊(duì)列用來發(fā)送和接收網(wǎng)絡(luò)信息包。EMAC模塊支持10Mb/s或100Mb/s以太網(wǎng)模式，能工作在半雙工或全雙工模式下，具有硬件流控制及服務(wù)質(zhì)量保證（QoS）支持。為避免傳輸數(shù)據(jù)錯(cuò)誤，采用CRC校驗(yàn)碼來確保數(shù)據(jù)幀的有效性。MDIO模塊通過雙總線。主機(jī)軟件通過MDIO模塊來配置每個(gè)基于EMAC模塊的物理層自適應(yīng)參數(shù)、檢索自適應(yīng)參數(shù)的值，并且配置使EMAC模塊正常運(yùn)作的參數(shù)。同時(shí)，DM642內(nèi)核只需很少量的維護(hù)工作就可以通過MDIO模塊接口，對該模塊進(jìn)行透明的操作。EMAC控制模塊、EMAC模塊、MDIO模塊都具備控制寄存器，這些寄存器都通過DM642的地址總線映射到存儲(chǔ)空間。同這些寄存器一樣，控制模塊內(nèi)部的隨機(jī)存儲(chǔ)器也被映射到這塊存儲(chǔ)空間。EMAC和MDIO的中斷都合并為控制模塊中的一個(gè)中斷，控制模塊的中斷又作為DM642中斷的一部分。因?yàn)镋MAC和MDIO的中斷都合并到控制模塊中去了，所以應(yīng)用程序只響應(yīng)控制模塊的中斷。 DM642與以太網(wǎng)收發(fā)器接口設(shè)計(jì)LXT97IA是快速以太網(wǎng)物理層收發(fā)器芯片（PHY）。它提供100BASETX和100BASET以太網(wǎng)的直接連接接口，有與接入媒質(zhì)無關(guān)的（Media Independent Interface MII）接口，可以與DM642的EMAC控制模塊連接。它高度集成的設(shè)計(jì)減少了對外圍器件的需求，內(nèi)置了物理層編碼子層（PCS）、物理層媒質(zhì)接入子層（PMD）、發(fā)送/接收濾波器等。在設(shè)計(jì)以太網(wǎng)模塊時(shí)，LXT97IA是DM642和以太網(wǎng)RJ45接口之間的橋梁，連接如圖414所示。圖414 DM642與LXT97ALC連接電路圖 Circuit Connection between DM642 and LXT97ALC通過電路圖，我們可以看到DM642通過MDIO總線，對LX197IA的寄存器讀寫實(shí)現(xiàn)對其的控制管理，包括提供MDIO時(shí)鐘、PHY芯片檢測和連接情況監(jiān)控、PHY工作情況的實(shí)時(shí)監(jiān)控等。 實(shí)時(shí)傳輸視頻的算法和解決方案 寬帶估計(jì)由于TCP協(xié)議不能滿足實(shí)時(shí)傳輸視頻對延遲的要求，所以通常采用UDP協(xié)議。通過給視頻數(shù)據(jù)包加上序號，從而便于接收端統(tǒng)計(jì)當(dāng)前網(wǎng)絡(luò)傳輸數(shù)據(jù)包的丟失情況，并每隔一定的時(shí)間間隔將數(shù)據(jù)包的丟失率L反饋給發(fā)送端，發(fā)送端可根據(jù)L調(diào)整對當(dāng)前網(wǎng)絡(luò)可用帶寬的估計(jì)值R容許，算法如式(41)和(42)所示[38]。 (41) (42)其中△R和α（）的數(shù)值可預(yù)先設(shè)定，這樣在網(wǎng)絡(luò)傳輸情況良好時(shí)，R容許逐漸增大，以充分利用網(wǎng)絡(luò)帶寬，而在網(wǎng)絡(luò)擁塞嚴(yán)重時(shí)，急劇下調(diào)R容許，以及時(shí)避免網(wǎng)絡(luò)過度擁塞。顯然，在R容許初始值較小和實(shí)際可用網(wǎng)絡(luò)帶寬較大時(shí)，上面的算法需要較長的時(shí)間才能準(zhǔn)確調(diào)整R容許，可對上面的算法進(jìn)行改進(jìn)，設(shè)置多個(gè)閾值L閾值1 L閾值2…L閾值n，對應(yīng)不用的閾值設(shè)置不同增長速率因子分別為β1β2…βn,這樣可將算法調(diào)整為式(43)(44)(45)。 (43) (44)…… (45)調(diào)整后的算法可以更快的跟蹤當(dāng)前網(wǎng)絡(luò)可用帶寬的變化，從而提高帶寬的利用率。 碼率分配獲取了對當(dāng)前網(wǎng)絡(luò)可用帶寬的估計(jì)值R容許后，更為關(guān)鍵的問題是如何在不同的幀、視頻對象甚至各宏塊間合理的分配帶寬資源，從而獲取最優(yōu)的視頻質(zhì)量。幀以及的碼率分配問題很復(fù)雜，包括幀編碼模式（I幀、P幀和B幀）的選擇等，優(yōu)化問題的求解計(jì)算量很大，其中一種最簡單的情況是當(dāng)R小于一定閾值時(shí)，必須跳過對某些幀進(jìn)行編碼。如何在不同的視頻對象之間分配碼率實(shí)際上是一個(gè)如式(46)所示的有約束條件的優(yōu)化問題[38]。 (46)式中是指當(dāng)前編碼幀中視頻對象的數(shù)目。通過拉格朗日乘子算法轉(zhuǎn)化為式(47)的無約束條件的優(yōu)化問題。 (47)視頻編碼中對碼率的控制主要通過選擇不同的量化參數(shù)Q來實(shí)現(xiàn)，因此必須在量化參數(shù)和失真度，量化參數(shù)與編碼碼率之間建立聯(lián)系，即如式(48)所示。 (48)式中Ri、Di和Qi分別是第i個(gè)視頻對象的編碼碼率、失真度和量化參數(shù)；aab1和b2是模型參數(shù)；Hi是除了紋理信息之外的其他信息（如運(yùn)動(dòng)信息、形狀信息和系統(tǒng)